Der vielleicht wichtigste Punkt in der Frage des genauen Funktionierens des Computers ist die Konfiguration der Parameter verschiedener Subsysteme aus dem BIOS-Setup, die einfach nicht zu umgehen ist. Das Haupt-Eingabe-/Ausgabesystem (BIOS Basic Input Output System) ist eine Art "Schicht" zwischen den Hardware- (Komponenten) und Software- (Betriebssystem) Teilen des PCs. Es enthält Informationen über die installierten Komponenten und allgemeine Einstellungen des gesamten Systems. Die meisten Installationen haben jedoch ihre eigenen Besonderheiten, die einige Merkmale und Feinheiten der Funktionsweise der von ihnen gesteuerten Subsysteme bestimmen. Das System kann auf maximale Effizienz abgestimmt werden, indem die entsprechenden Parameter auf die maximal möglichen Werte in Bezug auf die Leistung eingestellt werden, es gibt jedoch keine Garantie dafür, dass der Computer zuverlässig und ohne Ausfälle arbeitet. Andererseits kann das System auf maximale Fehlertoleranz konfiguriert werden, während die Leistung „aufgeraut“ wird. Jedes dieser Extreme hat seine Vor- und Nachteile, weshalb man meist versucht, den „goldenen Mittelweg“ zu erreichen, indem man die Werte der entsprechenden BIOS-Setup-Einstellungen variiert. So erhalten Sie optimal ausbalancierte Parameter und erreichen die höchstmögliche Leistung bei gleichzeitiger Sicherstellung der stabilen Funktion des PCs.

Die wichtigsten Punkte in dieser Angelegenheit sind die Einstellungen von Parametern, die für die Konfiguration des System-RAM (RAM) bestimmt sind: alle Arten von Verzögerungen, spezifische Betriebsmodi, allgemeine Betriebsschemata usw. Alles, was mit diesem Problem zu tun hat, finden Sie im Abschnitt „Erweitertes Chipsatz-Setup“ (oder „Chipsatz-Features-Setup“) im BIOS-Setup.

Automatische Konfiguration

Dieser Punkt im Setup ist vielleicht der wichtigste, aber er ist nicht in jedem System zu finden, genauer gesagt, auf allen Motherboards für 486-kompatible Prozessoren und auf den meisten Pentium-kompatiblen Motherboards. Es bestimmt die Möglichkeit von Änderungen in den Einstellungen des Speichersubsystems der Typen FPM DRAM und EDO DRAM und gibt die Dauer des Zugriffszyklus (die Mindestzeit, während der ein zyklischer Zugriff auf beliebige Adressen möglich ist) auf Daten an: 60 ns (optimiert für Speicherchips mit einer Zugriffszeit von 60 ns), 70 ns (optimiert für Speicherchips mit einem Zugriffszyklus von 70 ns) und Disable (in diesem Fall "manuelle" Konfiguration der verfügbaren Parameter des Speichersubsystems zulassen). Bei der asynchronen Datenübertragung wird garantiert, dass eine bestimmte Operation in einem festen Zeitraum abgeschlossen wird, da in diesem Fall die Funktion des Speichers nicht an die Frequenz des Systembusses gebunden ist. Wenn Daten unmittelbar nach der Flanke des Systemtaktsignals erscheinen, werden sie daher nur beim Eintreffen der nächsten Flanke des Taktimpulses gelesen. Die Werte von 60/70 ns in diesem Punkt weisen das System darauf hin, dass es notwendig ist, die vom Mainboard-Hersteller vorab eingetragenen Presets zu verwenden, die einen stabilen Speicherbetrieb, basierend auf der eingestellten Zugriffszyklusdauer, ermöglichen. Es ist klar, dass in diesem Fall sicherlich ein Teil der maximal möglichen Leistung verloren geht. Um eine flexible Konfiguration zu ermöglichen, muss dieser Parameter daher auf „Deaktivieren“ gesetzt werden, um den Zugriff auf andere Einstellungen des Speichersubsystems zu ermöglichen.

DRAM-Lesezeit

Ein Parameter, der die Geschwindigkeit des Lesens von Daten aus dem Speicherarray charakterisiert. Das Array selbst ist eine Art Koordinatengitter, bei dem es horizontal (Zeilenadresse) und vertikal (Spaltenadresse) eine Position gibt. Einfach ausgedrückt, am Schnittpunkt jeder spezifischen Zeilen- und Spaltenadresse befindet sich ein einzelnes "Bauelement" des Arrays, eine Speicherzelle, die ein Schlüssel (Transistor) und ein Speicherelement (Kondensator) ist. Der logische Zustand der Zelle (physikalisch die Ladung im Kondensator) stellt sich ganz einfach dar: Es liegt eine Ladung „1“ vor, es liegt keine Ladung „0“ vor.

Zum Auslesen des Inhalts einer Speicherzelle sind im einfachsten Fall fünf Zyklen erforderlich. Zuerst wird die Zeilenadresse (die erste Hälfte der vollen Adresse der Speicherzelle) auf den Bus gesetzt. Dann wird das Strobe RAS# (Row Address Srobe) geliefert, das eine Art Steuersignal (Row Address Latch) ist, das die empfangene Zeilenadresse zum Schreiben an eine speziell bezeichnete Stelle des Registers des Speicherchips bestätigt. Danach wird die Spaltenadresse (die zweite Hälfte der vollständigen Adresse der Speicherzelle) übertragen, gefolgt von einem empfangenen Adressbestätigungssignal (Spaltenadressen-Latch) CAS# (Column Address Strobe). Und schließlich folgt die Leseoperation aus der Speicherzelle, gesteuert durch das Schreibfreigabesignal WE# (Write Enable). Wenn jedoch benachbarte Zellen gelesen werden, muss nicht jedes Mal die Adresse einer Zeile oder Spalte übertragen werden, und der Prozessor "denkt", dass sich die erforderlichen Daten in der Nachbarschaft befinden. Daher werden drei Systembuszyklen benötigt, um jede nachfolgende Zelle zu lesen. Daraus ergibt sich die Existenz bestimmter Funktionsschemata (Timings im weiteren Sinne dieses Konzepts, die normalerweise einen temporären Parameter bedeuten) eines bestimmten grundlegenden RAM-Typs: xyyy-yyyy-…, wobei x die Anzahl der erforderlichen Buszyklen ist um das erste Bit zu lesen, und y für alle nachfolgenden.

Somit besteht der Speicherzugriffszyklus des Prozessors aus zwei Phasen: einer Anforderung (Request) und einer Antwort (Response). Die Anfragephase besteht aus drei Schritten: Senden einer Adresse, Senden einer Leseanfrage und Senden einer Bestätigung (optional). Die Antwortphase umfasst die Ausgabe der angeforderten Daten und die Empfangsbestätigung. Es ist durchaus üblich, vier zusammenhängende (benachbarte) Zellen zu lesen, daher sind viele Speichertypen speziell für diesen Betriebsmodus optimiert, und Leistungsvergleiche geben normalerweise nur die Anzahl der Zyklen an, die zum Lesen der ersten vier Zellen erforderlich sind. In diesem Fall sprechen wir von einer Paketübertragung, die das Liefern einer Startadresse und das weitere Abrufen von Zellen in der vorgeschriebenen Reihenfolge beinhaltet. Diese Art der Übertragung verbessert die Zugriffsgeschwindigkeit auf Speicherabschnitte mit vorbestimmten sequentiellen Adressen. Es ist klar, dass, wenn es notwendig ist, Daten von einer nicht sequentiellen Adresse zu lesen, eine Unterbrechung in der Paketübertragungs-"Kette" auftritt und das erste Bit des nächsten wahlfreien Zugriffs (Adresse) mit dem beschriebenen Standard-Fünf-Zyklus-Zugriff betrachtet wird über. Typischerweise erzeugt der Prozessor Adresspakete vier Datenübertragungen voraus, da von dem System erwartet wird, dass es automatisch Daten von der spezifizierten Zelle und den drei darauffolgenden zurücksendet. Der Vorteil dieses Schemas liegt auf der Hand: Es ist nur eine Anforderungsphase erforderlich, um vier Daten zu übertragen.

Beispielsweise wird für FPM-DRAM-Speicher das 5333-3333-…-Schema verwendet, im Gegensatz zum ersten Typ von dynamischem RAM, bei dem das einfachste 5555-5555-… verwendet wurde, auf das derzeit zugegriffen wird, während die Zeit, um ein Datenpaket zu empfangen, weil. das Zugriffsschema ist bereits 5222-2222-… Synchrones SDRAM RAM ist im Gegensatz zu asynchronem (FPM und EDO) „frei“ von der Übermittlung eines Quittungssignals an den Prozessor und sendet / empfängt Daten zu fest definierten Zeitpunkten (nur in Verbindung mit das Systembus-Synchronisationssignal ), das Inkonsistenzen zwischen einzelnen Komponenten eliminiert, das Steuerungssystem vereinfacht und es ermöglicht, auf ein „kürzeres“ Betriebsschema umzuschalten: 5111-1111-… asynchroner dynamischer Speichertyp.

Daher finden Sie im betrachteten Setup-Menüpunkt Optionen für akzeptable Werte für Speicherzugriffszyklen: x333 oder x444 ist optimal für FPM-DRAM, x222 oder x333 für EDO-DRAM und x111 oder x222 für BEDO-DRAM (und SDRAM ). Indem Sie diese Parameter variieren und versuchen, ein kürzeres Diagramm für einen bestimmten Speichertyp zu verwenden, können Sie eine gewisse Leistungsverbesserung erzielen.

DRAM-Schreib-Timing

Ein Parameter, der im Prinzip dem vorherigen ähnlich ist, mit dem Unterschied, dass die Arbeit der Schreiboperationen konfiguriert wird. Für die grundlegenden Speichertypen FPM DRAM und EDO DRAM ist der Wert des betrachteten Parameters derselbe, da der Gewinn aus dem EDO-Prinzip nur bei Leseoperationen erzielt werden kann. Entsprechend sind die einzustellenden Werte ähnlich wie bei „DRAM Read Timing“, unter Berücksichtigung der spezifischen Architektur des verwendeten Speichers.

Schnelle RAS-zu-CAS-Verzögerung

Eine Einstellung, die die Verzögerung in Taktsignalzyklen zwischen den RAS#- und CAS#-Strobes charakterisiert (wie bereits erwähnt, fixieren auf den RAS#- und CAS#-Signalen On-Chip-Flip-Flops Teile der vollständigen Adresszeile und -spalte), z welche Daten vom DOZU-Laufwerk zu den Ausgangsverstärkern übertragen werden ( SenseAmp, der als temporärer Puffer und Pegelverstärker fungiert, da das Signal, das den Chip verlässt, ziemlich schwach ist), und beträgt normalerweise 2 ns. Diese Verzögerung ist beabsichtigt und notwendig, um genügend Zeit zu lassen, um die Zeilenadresse (RAS#-Signal) und die Spaltenadresse (CAS#-Signal) der Zelle eindeutig zu bestimmen. Mit anderen Worten, dieser Parameter charakterisiert das Intervall zwischen der Speichersteuerung, die RAS#- und CAS#-Signale an den Bus sendet. Es ist klar, dass je kleiner dieser Wert ist, desto besser, aber vergessen Sie nicht, dass dahinter die Fähigkeit der Speicherchips selbst steht, die eingestellte Verzögerung zu realisieren, sodass die Wahl hier zweideutig ist.

DRAM-RAS-Vorladezeit

Ein Parameter, der die Wiederausgabezeit (Ladungsakkumulationszeitraum, Wiederaufladung) des RAS#-Signals bestimmt, d. h. nach welcher Zeit der Speichercontroller erneut ein Zeilenadressen-Initialisierungssignal ausgeben kann. Dies liegt an der Notwendigkeit, die Phasen zum Aktualisieren des Inhalts der Speicherzellen auszuführen. Diese Einstellung kann auf 3 oder 4 (in Buszyklen) eingestellt werden und ähnelt im Timing der vorherigen Einstellung – weniger ist mehr. Manchmal ist es möglich, ein bestimmtes Regenerationszyklusschema einzustellen oder direkt die Zeit für die Aktualisierung des Inhalts einer Speicherzeile, ausgedrückt in Mikrosekunden (ms), anzugeben.

Um die Integrität der Informationen aufrechtzuerhalten, sollte die Ladung der Kondensatoren regelmäßig aktualisiert (regeneriert) werden, indem der Inhalt der gesamten Zeile gelesen und erneut überschrieben wird. Speichervorrichtungen mit dynamischer "Natur" haben einen ziemlich schwerwiegenden Nachteil - eine hohe Fehlerwahrscheinlichkeit, wenn sich herausstellt, dass die in eine bestimmte Zelle geschriebenen Daten beim Lesen unterschiedlich sind, was mit Ladungsregenerationszyklen in der Speicherzelle verbunden ist. Um diesen Mangel zu kontrollieren und zu korrigieren, gibt es zwei Möglichkeiten, die Integrität der Daten zu prüfen: Paritätsbitprüfung und Fehlerkorrekturcode. Wie bereits erwähnt, besteht eine dynamische Speicherelementarzelle aus einem einzigen Kondensator und einem abschaltbaren Transistor, wodurch im Vergleich zu einer statischen eine höhere Elementdichte (eine größere Anzahl von Zellen pro Flächeneinheit) erreicht werden kann. Andererseits hat diese Technologie eine Reihe von Nachteilen, von denen der Hauptgrund darin besteht, dass die auf dem Kondensator angesammelte Ladung mit der Zeit verloren geht. Trotz der Tatsache, dass in der Topologie von Kondensatoren dynamischer Speicherzellen ein gutes Dielektrikum mit einem elektrischen Widerstand von mehreren Teraohm (x10 12 Ohm) verwendet wird, geht die Ladung recht schnell verloren, da die Abmessungen eines Kondensators und die Kapazität mikroskopisch klein sind eines winzigen Korns beträgt etwa 10 -15 F. Mit einer solchen Kapazität auf einem Kondensator sammeln sich nur etwa 40.000 Elektronen an.

Die durchschnittliche Ladungsverlustzeit in einem DOZU-Array liegt in der Größenordnung von Hunderten oder sogar Zehn Millisekunden, so dass es in 64-ms-Intervallen wieder aufgeladen werden muss, wie von JEDEC Std 21-C gefordert. Daten vom Kern werden gelesen und an die Pegelverstärker übertragen, wonach sie, ohne zum Ausgang zu gehen, in das Array zurückgeschrieben werden. Standardmäßig enthält eine Speicherchipbank (ein Array von Zellen mit einer bestimmten Organisation einer Struktur, die aus Zeilen und Spalten besteht) entweder 2k oder 4k oder 8k Zeilen (genauer oder 2048 oder 4096 oder 8192). Zugriff, der die gleichzeitige Regenerierung des gesamten Arrays ermöglicht, das sich auf diese Zeile bezieht. Wie dem auch sei, das beste Regenerationsschema besteht darin, die Inhalte der Zellen aller Zeilen nicht gleichzeitig zu aktualisieren, sondern jede Zeile der Reihe nach einzeln zu aktualisieren. Als Ergebnis können wir auf der Grundlage eines 4k-Arrays (durchschnittliche Dichte) das standardmäßige normale Regenerationsschema für eine Zeile berechnen, indem wir den vollständigen Aktualisierungszyklus durch die Anzahl der Zeilen dividieren: 64000 m s/4096 = 15,625 m s. Wenn die Bank mehr als 4k Zeilen enthält, können zwei beliebige Zeilen mit einem Befehl verarbeitet werden, oder alles wird durch einfaches Multiplizieren der Bildwiederholfrequenz genau umgekehrt gelöst, wenn die Bank weniger als 4096 Zeilen enthält. Wenn wir mögliche Lösungen für das Problem der Aktualisierung des Inhalts des DOZU-Arrays betrachten, sind derzeit drei verschiedene Verfahren zur Datenregeneration bekannt.

Regenerierung durch einen RAS (ROR RAS Only Refresh). In diesem Fall wird die Adresse der regenerierten Zeile auf den Adressbus übertragen, woraufhin (wie beim Lesen oder Schreiben) ein RAS#-Signal ausgegeben wird. In diesem Fall wird eine Reihe von Zellen ausgewählt, und die Daten von ihnen werden vorübergehend den internen Schaltungen (genauer gesagt den Ausgangspegelverstärkern) der Mikroschaltung zugeführt, wonach sie zurückgeschrieben werden. Da dem CAS#-Signal nicht gefolgt wird, beginnt der Lese-/Schreibzyklus nicht. Beim nächsten Mal wird die Adresse der nächsten Zeile übertragen und so weiter, bis alle Zellen wiederhergestellt sind, wonach der Regenerationszyklus wiederholt wird. Der Nachteil dieses Verfahrens ist natürlich, dass der Adressbus belegt ist und zum Zeitpunkt der Regenerierung der Zugriff auf andere Computer-Subsysteme blockiert ist. Dies reduziert die Gesamtleistung stark, da diese Art der Regenerierung in Speicherchips ziemlich oft durchgeführt werden muss.

CAS vor RAS (CBR CAS vor RAS). In einem normalen Lese-/Schreibzyklus kommt immer zuerst das RAS#-Signal an, gefolgt von CAS#. Wenn CAS# vor RAS# ankommt, beginnt ein spezieller Auffrischungszyklus (CBR), in dem die Zeilenadresse nicht übertragen wird, und die Mikroschaltung verwendet ihren eigenen internen Zähler, dessen Inhalt sich mit jedem CBR um 1 erhöht (diskretes Inkrement). Zyklus. In diesem Modus können Sie Speicher regenerieren, ohne den Adressbus zu belegen, was sicherlich sparsamer in Bezug auf Systemressourcen ist.

Der automatische Regenerationsmechanismus (AutoPrecharge) oder Selbstregeneration (SEREF SElf REfresh) wird normalerweise im Energiesparmodus verwendet, wenn das System in den "Schlaf"-Zustand wechselt und der Takttreiber deaktiviert ist. Der erweiterte Regenerationsmodus (EREf Extended REfresh) ist keine separate Methode, die die eigentliche Fähigkeit der Mikroschaltung charakterisiert, sondern bestimmt wie die abgekürzte (REF REduce REfresh) nur den Frequenzmodus zum Aktualisieren des Array-Inhalts relativ zum Normalen Zyklus (Normal, 15,625 m s) und besteht aus einer "Teilmenge" des Selbstregenerationszyklus. Mit EREf wird Energie gespart, weil die Seiten-(Zeilen-)Regenerierung jetzt viel seltener durchgeführt werden kann: sagen wir nach 125,2 ms und nicht nach 15,625 ms, wie es bei der Standardregeneration der Fall ist. Die reduzierte Aktualisierung wird für die Verwendung in Speicherchips mit hoher Kapazität (64-Mbit-Geräte und größer) und in Speichermodulen mit einer großen Anzahl von Chips (16 oder mehr) empfohlen. Die Selbstregeneration wird in Zeiten des Mikroverbrauchs (allgemeiner Zustand des Systems Suspend) verwendet, wenn der Inhalt des Speicherchips selbst regeneriert wird, indem sein interner Zähler erhöht wird, was bedeutet, dass alle Steuerfunktionen ausgeschaltet werden können. In diesem Zustand ist die Aktualisierung der Daten in den Zellen mit den oben beschriebenen Methoden unmöglich, da niemand Signale zur Regeneration sendet, und der Speicherchip tut dies selbst. Er startet seinen eigenen Generator, der seine internen Schaltkreise taktet.

Das ROR-Verfahren wurde also in den ersten DRAM-Chips verwendet und wird derzeit praktisch nicht verwendet. Das CBR-Verfahren wird aktiv in EDO-DRAM-Chips verwendet. Die Selbstregeneration wird für SDRAM-basierte Systeme empfohlen und unterstützt die folgenden Werte: 3,906 ms (0,25-fach reduziert), 7,812 ms (0,5-fach reduziert), 15,625 ms (normal), 31,25 ms (2-fach verlängert), 62,5 ms ( 4x verlängert) und 125,2m s (8x verlängert). Es ist klar, dass die eigentliche Fähigkeit eines bestimmten Speicherchips (gesteuert durch "geschlossene" Einstellungen im BIOS oder Selbstregenerierung) architektonisch bestimmt wird und von der Art des verwendeten Speichers abhängt. Durch die Einstellung des größten Zeitzyklus kann man jedoch nicht in das allgemeine Timing-Diagramm „passen“, daher gibt der Hersteller des Speichermoduls diese Art von Informationen einfach in einen speziell dafür vorgesehenen SPD-Chip ein, mit dem die meisten modernen DIMMs ausgestattet sind. Wenn auf dem verwendeten Modul keine solche Mikroschaltung vorhanden ist, ist es möglich, sofern das flexible BIOS-Setup dies zulässt, die Regenerationsfrequenz basierend auf den standardmäßigen 15,625 ms für ein 4k-Array der Bank unabhängig einzustellen, wodurch die ( reduzierter) Zyklus um den Faktor 1 bei Erhöhung der Anzahl der Leitungen oder Erhöhung (erweiterter) Zyklus bei Verringerung der Anzahl der Leitungen hängt alles von der logischen Organisation (Anzahl der Bänke und Bankstruktur) der Mikroschaltung und ihrer Anzahl in a ab bestimmtes Speichermodul.

MA-Wartezustand

Die Wartezeit für den Adressschalter, mit der Sie einen zusätzlichen Verzögerungszyklus einstellen oder entfernen können, bevor auf einen bestimmten Speicherchip zugegriffen wird (Chipauswahlsignal, CS#). Eine Art "Prüfpunkt" des Betriebs ist das Umschalten des MA#-Signals (Speicheradresse) mit einem Vorrücken von CS# um einen oder zwei Zyklen. Auf diesen Punkt wird weiter unten in Bezug auf synchrone Systeme näher eingegangen.

DRAM R/W Leadoff-Timing

Dieses Element kennzeichnet die Anzahl der Zyklen, die das Speichersubsystem zur Vorbereitung der Ausführung einer Lese-/Schreibdatenoperation benötigt, wobei deren Anzahl auf dem Bus bestimmt wird, bevor die Operation in der Mikroschaltung selbst durchgeführt wird. Dabei sind folgende Werte möglich: 8/7 bzw. 7/5 die Anzahl der Zyklen zum Lesen/Schreiben. Wie bei jedem Parameter, der die Verzögerung charakterisiert, sollten Sie versuchen, ihn auf einen niedrigeren Wert einzustellen.

Spekulativer Vorsprung

Ein Parameter, der den Read-Ahead-Signal-Modus (READ) aktiviert (Enable) und deaktiviert (Disable) ). Da es eine gewisse Zeit dauert, die Adresse der gewünschten Zelle zu bestimmen, verschwendet das System Takte, die sinnvoll verwendet werden können. Daher ermöglicht das Aktivieren dieses Parameters, die nächste Zellenadresse zu lesen, während der Prozess zum Bestimmen der Koordinate der Zelle, deren Adresse früher berechnet wurde, im Gange ist. Diese Technik wird auch bis zu einem gewissen Grad Zeit sparen und die Anzahl von "Leerlauf"-Zyklen des Systembusses reduzieren.

DRAM ECC/Paritätsauswahl

Ein Parameter, der die Kontrollmodi der Datenintegrität steuert: Fehlerkorrekturcode (ECC Error Correction Code) und Paritätsprüfung (Parity). Oft gibt es auch noch den Punkt „DRAM Data Integrity Mode“.

Je nach Art der Speicherfehler können sie in zwei Typen eingeteilt werden. Temporäre Fehler (Ausfälle, Soft Errors) im Zusammenhang mit dem Aufprall von kosmischer Strahlung, Alpha-Partikeln, Fremd- und Innenrauschen führen normalerweise zu einer einzigen Informationsänderung, und meistens werden die Daten wiederholt fehlerfrei in dieselbe Zelle geschrieben. Permanente Fehler (Ausfälle, Hard Errors), die aus einer Fehlfunktion der Speicherchips selbst resultieren, führen oft zum Verlust von Informationen in einer ganzen Spalte oder sogar im gesamten Chip.

Im Fall der Verwendung des Paritätsschemas wird ein Paritätsbit zusammen mit jeweils acht Informationsbits in einem speziell zugewiesenen Speicherbereich gespeichert. Das Paritätsbit wird wie folgt gebildet: Gezählt wird die Anzahl der „Einsen“ in der binären Darstellung eines Bytes: Ist es gerade, dann nimmt dieses Bit den Wert „1“ an, wenn nicht „0“. Danach werden die Daten in den Hauptspeicher geschrieben. Wenn dieses Datenbyte aus der Zelle gelesen wird, wird ihm ein Paritätsbit "zugewiesen" und dann der 9-Bit-Wert geparst. Wenn diese Zahl eine ungerade Anzahl von Einsen enthält, wird das Paritätsbit "abgeschnitten" und das Informationsbyte zur Verarbeitung übertragen. Andernfalls wird ein Paritätsfehler generiert und der Computer mit einer Nachricht angehalten. Wenn eine gerade Anzahl von Informationsbits geändert wird, schlägt die Paritätsprüfung fehl. Der Paritätsprüfer kann zwar maximal 2-Bit-Fehler erkennen, aber nicht korrigieren.

Die ECC-Engine kann Fehler nicht nur erkennen, sondern auch korrigieren und einen Paritätsfehler erzeugen. Typischerweise basiert dieses Arbeitsschema auf der Verwendung von Hamming-Codes (Rauschkorrekturcodes), die es einem ermöglichen, ein falsches Bit zu erkennen und zu korrigieren, oder zwei zu finden und einen Fehler zu korrigieren (die korrigierenden Eigenschaften des Codes werden bestimmt durch seine Redundanz). Die Fehlerkorrektur ist viel komplexer als die Parität und wird in Systemen verwendet, in denen eine große Menge an Informationen mit einer minimalen Fehlerwahrscheinlichkeit übertragen werden muss. Unabhängig davon, ob es sich um ein Paritäts- oder ein ECC-Schema handelt, kann die Verwendung dieser Speichertypen die Leistung verringern: Wenn die Parität das System um 23 % „verlangsamen“ kann, erreicht diese Zahl für ECC manchmal 10 %, je nach Komplexität des verwendeten Algorithmus. Darüber hinaus ist ein 72-Bit-ECC-Modul bei gleicher Kapazität teurer als sein übliches 64-Bit-„Analog“, sodass die Wahl, diese Speichertypen auf einem PC zu verwenden, allein jedem selbst überlassen ist.

Das Vorhandensein eines Moduls im PC, das das ECC-Schema unterstützt, wird vom System selbst bestimmt, und wenn keine gefunden werden, kann der Menüpunkt „DRAM Data Integrity Mode“ nicht geändert werden „graues“ Feld mit der Angabe „Non-ECC“ . Die Aktivierung des Punktes „DRAM ECC/Parity Select“ führt, sofern die entsprechenden Speicherbausteine ​​im System verwendet werden, zur Aktivierung der Fehlerkorrektursteuerung bzw. zur Einbeziehung des Paritätskontrollmechanismus.

SDRAM-Konfiguration

Ein Parameter, der bestimmt, wie das Speichersubsystem basierend auf SDRAM konfiguriert ist und die folgenden Werte annimmt: durch SPD (erforderliche Parameter werden von einem speziellen seriellen Erkennungschip gelesen, der auf dem Speichermodul installiert und vollständig optimal auf den Typ und die individuellen Eigenschaften der Chips abgestimmt ist darauf installiert) oder Manuell (es ist erlaubt, bestimmte Parameter "manuell" zu verändern, wobei die entsprechenden Menüpunkte dieser Parameter zur Änderung verfügbar werden). Das Wesentliche dieser Einstellung ist, dass im Fall der Verwendung des manuellen Schemas der Zugriff erlaubt ist, die Parameter „SDRAM CAS Latency Time“, „SDRAM RAS-to-CAS Delay“ und „SDRAM RAS Precharge Time“ zu ändern, die die bilden Hauptzeitschema des Speicherbetriebs (CL-t RCD bzw. t RP) und ermöglichen eine flexiblere Subsystemkonfiguration basierend auf synchronem RAM, die alle dem zuvor betrachteten "Auto Configuration"-Parameter ähnlich sind. Bei Verwendung des SPD-Schemas werden die erforderlichen Werte automatisch aus dem EEPROM-Chip geladen, in dem der Hersteller eines bestimmten Speichermoduls die erforderlichen Werte der Zeitparameter (Timings) im Voraus „flasht“. stabilen Betrieb zu gewährleisten.

Beim synchronen Arbeiten mit dem Speicher werden Operationen strikt mit den Zyklen des Systemgenerators ausgeführt. Gleichzeitig wird die Steuerung des synchronen RAMs etwas komplizierter als die des asynchronen, da es notwendig ist, zusätzliche Latches einzuführen, die Adressen, Daten und Zustände von Steuersignalen speichern. Infolgedessen greifen sie anstelle der Dauer des Zugriffszyklus, die für Merkmale in asynchronen Systemen verwendet wird, um die Geschwindigkeit von SDRAM zu beschreiben, auf die Angabe der Dauer der Taktsignalperiode zurück (t CLK Clock time , ein umgekehrt proportionaler Wert zur Taktwiederholrate). Daher ist es in einigen BIOS-Versionen möglich, die Dauer der Taktsignalperiode direkt anzugeben: 7 ns (die maximale Betriebsfrequenz dieses Moduls beträgt 143 MHz, daher werden die verwendeten Zeitschemata für Speichergeräte mit - 7 Parameter direkt auf dem Chip selbst angegeben), 8 ns (die maximale Betriebsfrequenz dieses Moduls 125 MHz, daher werden die Timing-Einstellungen für Speichergeräte mit Parameter -8 optimiert) und 10 ns (die maximale Betriebsfrequenz dieses Moduls beträgt 100 MHz, also die Timing-Einstellungen werden für Speicherchips mit Parameter -10 optimiert), die ähnlich funktionieren wie die zuvor im Abschnitt "Autokonfiguration" beschriebenen, aber relativ selten sind.

Standardmäßig enthält das Mikroschaltungsarray logische Bänke (Bank), deren Anzahl und Organisation durch die Individualität (Fundamentalität) der Architektur selbst und die endgültige Kapazität der Mikroschaltung bestimmt wird. Bänke enthalten logische Zeilen (Row), auch Seiten genannt (Page, um Verwechslungen mit physischen Zeilen zu vermeiden), die wiederum Spalten (Column) enthalten. Die durch eine solche Hierarchie gebildete Matrix ist der Kern des Speicherchips. Ein String ist die Datenmenge, die in eine von mehreren Kernel-Banken gelesen oder geschrieben wird. Spalten sind Teilmengen von Zeilen, die in einzelnen Phasen von Lese-/Schreibvorgängen gelesen oder geschrieben werden.

Betrachten Sie nacheinander den Fortschritt der Daten auf dem Chip. Typischerweise beginnt die Schleife, wenn ein Bankaktivierungsbefehl eintrifft, der die erforderliche Bank und eine Zeile in ihrem Array auswählt und aktiviert. Während des nächsten Zyklus werden Informationen auf den internen Datenbus übertragen und an den Pegelverstärker gesendet (wie bereits erwähnt, eine Art "Akkumulator", der sowohl die Rolle eines Signalverstärkers als auch eines temporären Puffers spielt). Wenn der verstärkte Signalpegel den gewünschten Wert erreicht, werden die Daten durch das interne Taktsignal gesperrt (Latch) - dieser Vorgang wird als Verzögerung zwischen der Bestimmung der Adresse der Zeile und der Spalte bezeichnet (t RCD RAS#-to-CAS# Delay). , dauert 23 Systembuszyklen (die Zahl der Taktperioden). Nach dieser Verzögerung kann ein Lesebefehl in Verbindung mit einer Spaltenadresse gegeben werden, um die Adresse des ersten zu lesenden Wortes (in diesem Fall die pro Zyklus übertragene Datenmenge gleich der Breite des Datenbusses des Speicherchips) auszuwählen vom Pegelverstärker. Nachdem der Lesebefehl ausgegeben wurde, wird eine Spaltenauswahl-Strobe-Verzögerung von zwei oder drei Zyklen (CAS#-Signalverzögerung, CAS#-Latenz oder einfach CL) durchgeführt, während der die vom Pegelverstärker ausgewählten Daten synchronisiert und an den externen Chip übertragen werden Pins (DQ-Leitungen). Auf das erste Wort folgt während jedes nachfolgenden Taktsignals der Rest, wodurch die vollständig eingestellte Burstlänge (Burstlänge) berechnet wird, die Anzahl der kontinuierlich übertragenen Wörter in einer Phase der Datenübertragung. Erst nachdem alle Informationen übertragen wurden, können die Daten vom Verstärker an die Reihe leerer Zellen des Arrays zurückgegeben werden, um deren Inhalt wiederherzustellen, was 23 Taktzyklen dauert. Fairerweise sollte angemerkt werden, dass trotz der korrekten Notation der Folge t RCD – CL – t RP das Hauptzeitschema gewöhnlich die Form CL – t RCD – t RP hat, was somit den Grad der Wichtigkeit seiner konstituierenden Parameter anzeigt . Eine Anordnung von Zellen ist dynamisch und besitzt daher von Natur aus die Eigenschaft der Signaldämpfung und des Leckens und muss ihren Inhalt regenerieren. Lwerden von der Regenerierungssteuerung des Überwachungsprogramms eingestellt, das durch den Auffrischungszähler (Refresh Counter) durchgeführt wird, eine solche Wiederherstellung erfordert 710 Zyklen, während denen der Datenfluss unterbrochen ist.

Die Schreibprozedur unter Berücksichtigung des temporären Zugriffsschemas ähnelt der Lesephase mit einem Unterschied in dem zusätzlichen Intervall t WR , das die Wiederherstellungsperiode der Schnittstelle nach der Operation charakterisiert. Mit anderen Worten, die Erholungsperiode in der Schreibphase ist normalerweise eine Verzögerung von zwei Zyklen zwischen dem Ende der Datenausgabe an den Bus (dem letzten Impuls auf dem Datenbus) und dem Beginn eines neuen Zyklus. Dieses Zeitintervall stellt sicher, dass die Schnittstelle nach einem Schreibvorgang wiederhergestellt und korrekt ausgeführt wird. Infolgedessen tritt am Ende der Übertragung des letzten Wortes in der Schreibphase die Zeile der Bank, auf die zugegriffen wird, nicht sofort in die Regenerationsphase ein, sondern nach einer zusätzlichen Verzögerung, deren Mindestwert durch bestimmt wird kleinstes Intervall, in dem der aktuelle Schreibvorgang voraussichtlich korrekt abgeschlossen wird. Daher wird die Seitenaktivitätszeit in der Schreibphase um die Dauer der Wiederherstellungsperiode t WR größer als der Wert t RAS der Lesephase.

SDRAM-CAS-Latenzzeit

Die Verzögerung beim Ausgeben eines CAS#-Signals für einen synchronen RAM-Chip ist eine der wichtigsten Eigenschaften und bezeichnet die minimale Anzahl von Buszyklen (Clock Period) von dem Moment an, in dem eine Datenanforderung durch das CAS#-Strobe "fixiert" wird, bis zu dem Moment es wird erkannt und gelesen. Es wird davon ausgegangen, dass zum Zeitpunkt des Eintreffens der Flanke des CAS#-Signals korrekte Daten an den Adresseingängen anliegen. Da es jedoch überall Zeitverzögerungen gibt (auch innerhalb der Mikroschaltung selbst), wird etwas Zeit speziell zugeteilt, um sie zu überwinden, und aufgrund der Streuung der Verzögerungsparameter für verschiedene Adressleitungen können sie unterschiedlich sein. Dies ist in diesem Fall CAS-Latenz ( CL ) und CL2 und CL3 sind die Zeit der eingeführten Verzögerung in Zyklen (2 bzw. 3). Je geringer die Verzögerung, desto schneller wird mit dem Speicher gearbeitet, desto größer ist aber auch die Gefahr, dass die Daten „an die falsche Adresse“ gelangen, was mit Sicherheit zum Absturz führen wird. Stabilität gegenüber solchen Fehlern ist CL-Stabilität.

Mit anderen Worten, CL ist die Verzögerung zwischen der Bildung des Lesebefehls durch die Chipsteuerlogik und der Verfügbarkeit des ersten Worts zum Lesen. Wenn die Registrierung (Erkennung eines Signals eines bestimmten logischen Pegels durch den Empfänger) des Lesebefehls an der Flanke des Takts N auftritt und CL M Takte ist, dann werden die entsprechenden Daten nach N + M Takten verfügbar sein. Um jedoch eine garantierte Datenausgabe sicherzustellen, schalten die Transistoren der Ausgangsschaltungen der Datenleitungen einen Zyklus früher ein (N + M – 1), d. h. Sie geben Daten auf (zu diesem Zeitpunkt) undefinierten Ebenen aus, wodurch der Speichercontroller einen weiteren Zyklus wartet, bevor er die eingehenden Daten akzeptiert. Wenn CL2 für Module verwendet wird, die für eine bestimmte Frequenz auf CL3 ausgelegt sind, haben die Ausgangsschaltungen möglicherweise keine Zeit, den richtigen Pegel (und den Nennstrom) für eine genaue Darstellung der Daten auf dem Bus einzustellen, und es kann ein Fehler auftreten.

SDRAM RAS-zu-CAS-Verzögerung

Ein ähnlicher Parameter (Schnelle RAS-zu-CAS-Verzögerung), definiert als t RCD , wurde zuvor beschrieben und kann in diesem Fall Werte von 2 oder 3 annehmen, wodurch eine Verzögerung von zwei und drei Zyklen ab dem Start eingestellt wird Senden des Aktivierungsbefehls einer bestimmten logischen Bank in dem Moment, in dem der Befehl gelesen / geschrieben wird, wenn die vordere CAS-Nummer eintrifft (Übergang auf aktiven niedrigen Pegel). Mit anderen Worten, nach dem Ausgeben eines Bankaktivierungsbefehls muss die Zeile, auf die zugegriffen wird, vorgeladen werden (einen Ladungsakkumulationszyklus durchführen, Vorladen), bevor der Lesebefehl (bestimmt durch die Spaltenadresse) ankommt. Dies bedeutet, dass Daten mit einer Verzögerung von 2 oder 3 Zyklen vom Speicherarray zum On-Chip-Ausgangspegelverstärker übertragen werden. Es versteht sich, dass die fragliche Latenz an sich eine eher untergeordnete Rolle in der Gesamtlatenz spielt, wenn auf eine Seite zugegriffen und/oder Daten von einer geöffneten Seite gelesen werden. Allerdings ist es mangels eines entsprechenden Parameters nicht in jedem BIOS möglich, den Wert dieser Verzögerung zu variieren, jedoch wird t RCD in der Realität auch im „Bank X/Y Timing“-Wert berücksichtigt.

SDRAM RAS-Vorladezeit

Die Dauer der Reihenneuladung ist t RP . In diesem Fall ermöglicht ein DRAM-Chip mit zwei/vier Bänken (logische Organisation), diese Zeit zu "verstecken", um eine kontinuierliche Eingabe / Ausgabe von Daten zu gewährleisten: Zu dem Zeitpunkt, an dem eine Operation mit einer Speicherbank stattfindet, hat die andere Zeit zum Regenerieren (Daten aktualisieren). Einfach ausgedrückt ermöglicht Ihnen dieser Parameter, eine schnelle (Fast) oder langsame (Slow) Ladungsakkumulation auf der RAS #-Leitung vor dem Start des Regenerationszyklus zu definieren. Das Festlegen des Werts auf Schnell erhöht die Leistung, kann jedoch zu Instabilität führen. Langsam hingegen bewirkt das Gegenteil – es erhöht die Stabilität des Computers, erhöht jedoch die Zeit, die für den Datenregenerationszyklus aufgewendet wird. Daher sollte der empfohlene Fast-Wert eingestellt werden, wenn Sie von der Qualität der Speicherchips überzeugt sind. Die häufig anzutreffenden Werte 2 und 3 dieses Elements bestimmen die Anzahl der Systembuszyklen, die zum Wiederherstellen der Daten in der aufgerufenen Seite erforderlich sind.

Im Allgemeinen ist die durch die Akkumulation von Ladung in der Zeile verursachte Verzögerung notwendig, um die Daten zurück zum Array zu bewegen (Bank/Seite schließen), bevor der nächste Bankaktivierungsbefehl ankommt. Somit gehen 3060 % der Gesamtzahl der übertragenen Leseanforderungen innerhalb einer einzelnen Seite (Seite, allgemein als logische Bankzeile bezeichnet) verloren, was als Seitentreffer bezeichnet wird. Daher besteht in diesem Fall keine Notwendigkeit, die Bank zu aktivieren, da sich die Daten bereits in der Seite befinden, und es ist lediglich erforderlich, die Spaltenadresse durch Ausgabe eines CAS#-Signals zu ändern. Wenn die angeforderten Daten nicht auf der angegebenen Seite gefunden werden, müssen sie an das Array zurückgegeben und die Bank geschlossen werden.

Wenn die angeforderten Daten in derselben Bank, aber in unterschiedlichen Zeilen vorhanden sind, muss ein Neuladebefehl gegeben werden, um die Bank zu schließen (eine Lücke, die der Dauer des Wiederaufladens entspricht), und ein neuer Bankaktivierungsbefehl wird die richtige Zeile öffnen (Verzögerung t RCD), wo die erforderlichen Daten platziert werden . Später, nach dem Intervall CL, kommt der Lesebefehl an der korrekt gewählten Adresse an. Als Ergebnis beträgt die Anzahl der Gesamtverzögerungszyklen (t RCD -CL-t RP-Muster), die als 2-2-2 beschrieben wird, 6 Zyklen, während das 3-3-3-Muster sie auf 9 erhöht.

Wenn sich die angeforderten Daten in unterschiedlichen Zeilen befinden, muss nicht gewartet werden, bis die erste Bank schließt, sodass die Verzögerung t RP in diesem Fall nicht berücksichtigt wird. Daher verbleiben nur die CAS#-Verzögerung und das RAS#-CAS#-Intervall. Im Allgemeinen ist dieses Schema etwas vereinfacht, denn wenn sich die Daten in derselben Bank befinden, aber in unterschiedlichen Zeilen, dann muss die Bank nicht nur geschlossen, sondern auch reaktiviert werden. Daher hat jede Bank eine sehr kurze Zeit, während der sie offen bleibt, und die Zykluszeit t RC wird ein ziemlich kritischer Faktor.

Für einen Speicherchip, der in die Selbstregenerationsphase (SEREF) eingetreten ist, wird ein gewisses Zeitintervall benötigt, bis er wieder in den aktiven Zustand zurückkehrt. Wie bereits erwähnt, werden alle Eingangsschnittstellen in den DtC-Zustand (Don't Care) versetzt, wenn das Gerät in die Selbstauffrischungsphase eintritt, und der CKE-Takteingang wird deaktiviert, wonach der On-Chip-Regenerierungszähler sofort eingeschaltet wird . Während dieser Zeit verhält sich der Speicherchip gegenüber dem System passiv und reagiert nicht auf Befehle, da die Synchronisationsschnittstelle deaktiviert ist. Nach der internen Auffrischphase wird der externe Synchronisationsmechanismus aktiviert und das Gerät kehrt mit dem Befehl Refresh Exit in den aktiven Zustand zurück. Die vollständige Aktivierungsphase vom Start des CKE-Signals bis zur Empfangsbereitschaft des ersten Befehls von der Steuerung dauert jedoch 47 Zyklen und wird Refresh RAS Assertion genannt.

SDRAM-Zykluszeit Tras/Trc

Ein Parameter, der die Geschwindigkeit des SDRAM-Chips (Array-Dynamik) charakterisiert und das Verhältnis des Intervalls bestimmt, während dessen eine Zeile für die Datenübertragung geöffnet ist (t RAS RAS # Active time) zu dem Zeitraum, während dessen der vollständige Zyklus des Öffnens und Aktualisierens erfolgt die Zeile abgeschlossen ist (t RC Row Cycle time, auch Bank Cycle Time genannt.

Der Standardwert ist 6/8, was langsamer, aber stabiler als 5/6 ist. Allerdings 5/6 Zyklen schneller im SDRAM, lässt aber möglicherweise Zeilen (Zeilen) nicht lange genug offen, um die Transaktion abzuschließen, was insbesondere für SDRAM mit einer Taktfrequenz von mehr als 100 MHz gilt. Daher wird empfohlen, zunächst die Einstellung 5/6 zu versuchen, um die SDRAM-Leistung zu erhöhen, aber wenn das System instabil wird, sollte es auf 6/8 geändert werden. Dieser Parameter ist auch im Formular zu finden. Beispielsweise können diese Einstellungen für einige grundlegende Logiken die folgenden Werte haben: für die i82815xx-Serie oder , für die VIA-Kit-Serie oder und für das ALi MAGiK1 .

Der Bankzyklus bestimmt die Anzahl der Zyklen, die erforderlich sind, nachdem ein Bankaktivierungsbefehl ausgegeben wurde, bevor die Wiederaufladephase beginnt. Mit anderen Worten, eine einmal geöffnete Seite muss eine gewisse Zeit geöffnet bleiben, bevor sie wieder geschlossen wird. Der Parameter t RC spezifiziert die minimale Anzahl von Zyklen vom Beginn eines Zeilenzugriffs bis zur Reaktivierung der Bank. Da die Neuladephase eine Verzögerung von 23 Zyklen hat, ist der volle Zyklus der Bank die Summe der aktiven Zeit des RAS#-Signals und des Datenaktualisierungsintervalls in der Seite: t RС = t RAS + t RP , wobei t RAS =t RCD +CL ist definiert als Antwortverzögerung (Latenz) charakterisiert das Zeitintervall zwischen der Registrierung des empfangenen Befehls und dem Moment, in dem die mit dem Befehl verbundenen Daten gesendet werden. Somit charakterisiert t RC die Gesamtzahl von Zyklen, die in dem Hauptzeitgebungsschema t RCD – CL – t RP enthalten sind. Beispielsweise unterstützt die Serie i82815xx oder Schemata, die zeigen, dass die Wiederaufladezeit fest ist und zwei Buszyklen (2T) beträgt. Eine Reihe grundlegender Logiken von VIA bestimmt das Intervall t RAS aus den Werten 5T und 6T, was einen fließenden Wert von t RP in 2 bzw. 3 Zyklen anzeigt, aber sie sind nicht direkt verfügbar, sondern Teil des " Mix" von Einstellungen.

Aktuelle SDRAM-Chips haben Kernzykluszeiten von 5060 ns. Andererseits bedeutet dies, dass ein mit 133 MHz (7,5 ns Periode) getakteter Chip theoretisch den Wert t RC = 7 T hat, woraus sich der aktuelle Kerntakt ermitteln lässt: 7 x 7,5 ns = 52 ns. Wenn die Taktfrequenz erhöht wird, erhöht sich auch die Anzahl der Zyklen entsprechend, um in das 50-ns-Fenster zu passen. Nach der Berechnung können wir die theoretische Grenze der SRDAM-Taktfrequenz bei 183 MHz bei aktuellen Parametern (9T) feststellen, was 49,2 ns Kernzyklus bedeutet. Ein interessantes Merkmal ist, dass in den frühen Revisionen der i82815-Serie die Schaltung wie oder aussah, die die Taktfrequenzgrenze im Bereich von 166 MHz bestimmt. Für einen 100-MHz-Takt sollte der Bankzyklus auf 5/7 eingestellt werden, um die bestmögliche Leistung zu erzielen, und für einen 133-MHz-Bus sollte er auf 5/8 oder 6/8 eingestellt werden, je nachdem, wie stark Sie "übertakten" möchten. die Schnittstelle.

In dieser Hinsicht ist das wichtigste Problem die Bestimmung des minimal möglichen Intervalls der Seitenaktivität (RAS # Signal) und was dazu führt, dass die zulässigen Werte überschritten werden (t RAS Violation). Nachdem das RAS#-Signal die Bank aktiviert hat, werden die Daten im Pegelverstärker verriegelt. Zum Beispiel gibt es zwei parallel verlaufende Leitungen, von denen eine Signal ist und die andere verbunden ist. Diese Schaltung arbeitet nach dem Wechselprinzip, bei dem jede Leitung sowohl Signal als auch Referenz sein kann. Der Pegelverstärker differenziert die Spannung zwischen der geladenen Datenleitung und der Referenz und verstärkt das relativ schwache Signal. Dies muss getan werden, um die Information in den Zellen wiederherzustellen. Signalleitungen haben eine wohldefinierte Kapazität, die mit zunehmender Ladung abnimmt. Wenn die Neuladephase (Löschen aller Informationen von der Datenleitung zum Aktivieren des nächsten Bankleitungszugriffs) beginnt, bevor sich der Signalpegel ausreichend stabilisiert hat, um den ursprünglichen Seiteninhalt wiederherzustellen, wird die wohldefinierte Dauer der Seitenaktivität (RAS#-Signal) verletzt (t RAS Violation), was zu einem vollständigen Datenverlust oder bestenfalls zu einer fehlerhaften Wiederherstellung führt. Mit anderen Worten, t RAS ist die Zeit, die erforderlich ist, damit eine volle Ladung in einer Zeile akkumuliert wird und Daten wiederhergestellt werden, bevor der nächste Wiederaufladezyklus beginnt. Ein Neuladen wiederum ist ein Befehl, der eine Seite oder Bank schließt, daher wird t RAS auch als minimale Seitenaktivitätszeit bezeichnet. Wenn wir die Dauer des Wiederaufladezyklus dazu addieren, ist das Ergebnis die Gesamtzahl der Zyklen, die zum Öffnen und Schließen der Bank erforderlich sind, die als Bankzyklus (t RC) bezeichnet wird – was zuvor besprochen wurde.

SDRAM-MA-Wartezustand

Bei Systemen, die auf synchronem RAM basieren, muss der Speichercontroller mehrere Zugriffssignale senden, um die vollständige Phase des Zugriffs auf einen bestimmten Speicherchip abzuschließen: CS# (Chipauswahl), MA (Speicheradresse), WE# (Schreibfreigabe) RAS# ( Zeilenadressen-Bestätigungs-Strobe) und CAS# (Spaltenadressen-Validierungs-Strobe). Jeder Speicherzugriff enthält diese Signale in unterschiedlichen Variationen, abhängig von der Art der durchgeführten Operation. Ohne ein Chip-Select-Signal werden beispielsweise alle nachfolgenden Befehle vom Chip nicht akzeptiert.

Alle Adressleitungen, die vom Speichercontroller zum Subsystem gehen, sind also mit allen Speicherchips auf allen Modulen verbunden, was eine erhebliche (abhängig von der Gesamtzahl der Chips) logische Last für den Controller verursacht, der die richtige Endadresse senden muss alle Chips im Modul (zu ihr). Daher wird empfohlen, den 12-Takt-Vorlauf der Adresse und andere spezifische Informationen vor dem CS#-Signal zu beachten. Als Ergebnis können Adress- und andere spezifische Befehlssignale mit 0– (Schnell, enthält keinen Wartezustand, bevor das CS#-Signal ausgegeben wird), 1– (Normal, einen Zyklus vor dem Chipauswahlbefehl) oder ausgegeben werden 2- (Langsam, vor dem Auswahlbefehl) Chip in 2T) Taktvorlauf des Chipauswahlsignals.

Enthält das Speichermodul also beispielsweise nur 4 oder 8 Chips, so empfiehlt sich in diesem Fall der Wert Fast. Wenn das Speichermodul 16 oder 18 Geräte hat, dann ist Single-Cycle Advance dafür in Ordnung. Bei mehr als 18 Speicherchips (Registered DIMM) 2T. Bei komplexen Subsystemkonfigurationen, die mehrere Module mit unterschiedlicher logischer und physischer Organisation verwenden, ist eine tiefere praktische Analyse erforderlich.

SDRAM-Bank-Interleaving

Der Interleaving-Mechanismus der logischen Bänke des Speicherchips (nicht zu verwechseln mit dem Interleaving-Modus der physischen Bänke, die physische Leitungen umschalten, die in Segmente mit jeweils eigener Steuerlogik unterteilt sind, deren Implementierung das Vorhandensein einer komplexen hardwareadaptiven Logik erfordert und spezielle Verdrahtung von Signalspuren des Speichersubsystems) ermöglicht das "Umschalten" von Auffrischungs- und Zugriffszyklen (Pipelining): Während eine logische Bank einen Inhaltsaktualisierungszyklus durchläuft, befindet sich die andere in einem aktiven Zustand und erfüllt den Zugriffszyklus. Dies verbessert die Leistung des Speichersubsystems (realer Durchsatz nähert sich der theoretischen Spitze) relativ zu dem nicht optimierten Mechanismus (Prefetch) und "versteckt" die Aktualisierungszeit der Inhalte jeder einzelnen Bank.

Somit verwenden DOZU-Speicherchips mit einer Array-Kapazität von 16 Mbit oder weniger eine Einzelblockmatrix (eine logische Bank). Einige 16-Mbit- und alle 32-Mbit-Chips haben bereits eine interne Zwei-Bank-Architektur. Geräte mit einer Kernkapazität von 64 Mbit und mehr sind in einer logischen Struktur aus vier Bänken organisiert, getrennt durch interne Highways und I/O-Traces.

Das Unterteilen des logischen Kernel-Arrays in vier Teile ermöglicht die Verwendung der Chip-Auswahlschnittstelle, um alle logischen Bänke gleichzeitig zu steuern, und macht es möglich, eine Seite in jeder Bank auf einmal offen zu halten (wenn natürlich eine unabhängige Konstruktionsstruktur verwendet wird). Dies ermöglicht den Zugriff, ohne die tatsächliche Adresse des Ortes der erforderlichen Daten ändern zu müssen, Zeilen- und Spaltenadressen werden von allen logischen Bänken innerhalb desselben Chips gemeinsam genutzt. Infolgedessen kann der Controller Anforderungen von einer internen Bank zu einer anderen umleiten und die erforderlichen Operationen ausführen. Verschachtelte Daten werden als verschachtelter Zugriff bezeichnet, was den Vorteil hat, dass beim Schließen einer logischen Bank die Daten weiterhin zu/von einer anderen fließen und einen kontinuierlichen Strom erzeugen. Somit ist im Falle eines Fehlens einer Seite die Zeilenneuladephase eine systemtransparente Operation. Ein gleichzeitiges Öffnen aller logischen Bänke auf einmal (bezogen auf jeweils eine bestimmte Seite) ist jedoch unmöglich, da Aktivierungsbefehle in diesem Fall mit einer minimalen Verzögerung von einem Zyklus gegeben werden können.

Mit anderen Worten, die Grundidee des verschachtelten Zugriffs besteht darin, von einer Bank auf eine andere zuzugreifen, während die entsprechenden Seiten in jeder Bank geöffnet sind. Dies erfordert ein hohes Maß an Datenkonzentration im System-RAM. Typischerweise kann der Weckbefehl eine Bank zu einem gegebenen Zeitpunkt öffnen (Prefetch) und dann die Daten nach einer Verzögerung von t RCD + CL lesen. Fast unmittelbar nach dem Senden eines Aktivierungsbefehls an eine Bank kann der Speichercontroller jedoch im selben Zyklus einen Aktivierungsbefehl an eine andere Bank senden und so die nächste Bank öffnen. Wenn der Controller genau weiß, welche Daten zu einer anderen Bank übertragen werden sollen, kann er einen Lesebefehl senden, ohne das Datenpaket der ersten Bank zu zerstören (Trashing, intensiver Datenübertragungsmodus, wenn der Systemspeicher niedrig ist). In diesem Fall ist es möglich, zwischen Bursts von vier Wörtern (BL = 4) mit einer Verzögerung von nur einem Zyklus (Bank-zu-Bank-Latenz, Bank-zu-Bank-Übergangsverzögerung) von einer Bank zur anderen umzuschalten. Außerdem können die Phasen der Ladungsakkumulation und der Bankschließung während des Auslesens von Daten aus den verschachtelten Bänken im "Hintergrund" durchgeführt werden.

Drei Verschachtelungsmodi sind bekannt: Normal (kein Verschachteln), Zwei-Bank-Verschachtelung (2-Wege-Verschachtelung, Daten werden zwischen zwei logischen Bänken umgeschaltet) und Vier-Bank-Verschachtelung (4-Wege-Verschachtelung, Daten werden zwischen vier logischen Bänken umgeschaltet). Der logische Bankverschachtelungsmodus funktioniert nur, wenn sich die nacheinander angeforderten Adressen in verschiedenen Bänken befinden, andernfalls laufen Datentransaktionen gemäß dem üblichen No-Interleave-Schema ab. In diesem Fall muss das System während des Durchgangs des Anrufs und des Regenerationszyklus im Leerlauf bleiben, wonach die Anforderung wiederholt wird. Die Unterstützung für einen bestimmten Modus muss jedoch auch auf der Ebene einer bestimmten Anwendung implementiert werden. Im Allgemeinen ist jedes Programm, das stark vom Prozessor-Cache (Größe, Typ und Hierarchie) abhängt, aus dem einfachen Grund der Seitengrößenbeschränkungen nicht in der Lage, Verschachtelungsmodi optimal zu verwenden, und Daten aus dem Cache können verloren gehen. Infolgedessen kann sich die Bankverschachtelung negativ auf die Leistung auswirken, da die falsche offene Bank vor dem nächsten Datenzugriffszyklus geschlossen werden muss.

Bank X/Y DRAM-Timing

Ein Parameter, der die Summe aus t RCD + t RP + Bank Interleaving beinhaltet und in Schemata unterteilt ist: SDRAM 810 ns, Normal, Medium, Fast und Turbo-Einstellungen optimiert für die gleichnamige Leistung, die der Mainboard-Hersteller im BIOS vorschreibt selbst (Schema ähnlich der zuvor beschriebenen "Autokonfiguration" und "SDRAM-Konfiguration"). So sehen die Werte der entsprechenden BIOS-Einstellungen, die die Steuerregister des Speichercontrollers auf einen bestimmten Zustand setzen, meist so aus:

Timings einiger optimaler Einstellungen für das SDRAM-Speichersubsystem

Es ist wichtig zu beachten, dass es keinen Unterschied zwischen den Einstellungen SDRAM 810, Medium und Fast gibt, da sie alle die gleichen grundlegenden Timing-Werte haben. Die einzige Ausnahme ist Turbo, der t RCD auf 2T (die Anzahl der Buszyklen) reduziert, was zu einem instabilen Betrieb von Modulen führen kann, die auf EMS-HSDRAM-150-MHz-Chips basieren. Noch wichtiger ist, dass 4-Way Bank Interleaving die RAS#-Aktivzeit auf 5 Taktzyklen reduziert, was eine Gesamtbankzykluszeit von 8T ergibt. In Bezug auf die Leistung unterscheidet sich Normal nicht von SDRAM 810, Medium und Fast, zeigt aber interessante Ergebnisse: Wenn Sie t RCD auf 2T setzen und Vier-Bank-Interleaving aktiviert ist, können Sie ein instabiles System erhalten.

DRAM-Befehlsrate

Ein Parameter, der die Verzögerung für das Eintreffen von Befehlen im Speicher festlegt (CMD-Rate). Tatsächlich ist dieses Konzept gleichbedeutend mit der Verzögerung beim Decodieren der Befehls- und Adressinformationen des Controllers. Hinter dieser Option steht die Auswahl der erforderlichen physikalischen Bank des gesamten adressierbaren Raums des installierten Systemspeichers. Physikalische Bank (physikalische Leitung) ist eine Schnittstelle, die durch die Breite des Datenbusses des Steuergeräts (Speichercontroller) bestimmt wird. Chips traditioneller synchroner RAM (SDRAM) sind parallel zur Datenschnittstelle des Controllers geschaltet und bilden zusammen Zeilen, deren Anzahl insbesondere die Belastbarkeit des Speichersubsystems charakterisiert. Es kann immer nur auf eine physische Bank zugegriffen werden, und die Auswahl der erforderlichen wird durch Decodieren der Adresse bestimmt. Wenn das System mit einem Single-Line-Speichermodul ausgestattet ist (eine physische Line-Konfiguration, bei der die Gesamtbreite des Datenbusses aller Speicherchips im Modul gleich der Breite der Datenschnittstelle des Speichercontrollers ist), gibt es keine Optionen außer dem einzigen. Wenn das System auf zweizeiligen Modulen basiert, muss das Steuergerät intelligent (unter Verwendung des CS#-Befehls Chipauswahl) die richtige Bank auswählen, die die erforderlichen Informationen enthält. Beispielsweise ergeben zwei Module mit einer zweizeiligen physischen Organisation (volle physische Bank-Maximallast, bei der die gesamte Datenbusbreite aller Speicherchips im Modul die doppelte Breite der Datenschnittstelle des Speichercontrollers ist) bereits vier mögliche Optionen, einer davon wird richtig sein.

Die Dekodierung des Adressraums dauert relativ lange (proportional zur Gesamtmenge des installierten Speichers und der Organisation des Subsystems), daher haben DDR-Schnittstellenspeichercontroller verschiedener Grundlogiken (z. B. VIA Apollo Pro266 und KT266) in der Regel zwei verschiedene programmierbare Befehlsverzögerungen zur Anpassung des Betriebsmodus mit unterschiedlichem verwendeten Speichertyp und Konfiguration 1T oder 2T. Im Standardbetriebsmodus beträgt die Verzögerung 2 Zyklen, was bedeutet, dass der Befehl in der Mikroschaltung bei der zweiten Flanke des Strobes verriegelt wird, nachdem der Chipauswahlbefehl (CS#) verarbeitet wurde. Danach werden die Befehle zum Aktivieren der Bank, Lesen und Aufladen in dem ihnen zugewiesenen festen Zeitintervall verarbeitet. Die fragliche zusätzliche Latenz gilt nur für den anfänglichen Zugriff, der auch als wahlfreier Zugriff bezeichnet wird, da alle nachfolgenden Befehle gemäß den im BIOS eingestellten Verzögerungen in die Warteschlange gestellt werden. Daher wirkt sich die Verzögerung beim Eintreffen des Befehls nur bei wahlfreien Zugriffen aus.

Wie oben erwähnt, wird der Bankaktivierungsbefehl beim wahlfreien Zugriff an der zweiten Flanke des Taktsignals gesperrt. Dies ist der Mechanismus, der in Speichermodulen mit Registerchips verwendet wird Registered DIMM, die die Belastung des Synchronisationssystems verringern und die Rolle des Transits spielen Puffer, in denen Adressen neu zugewiesen werden. Außerdem werden Register verwendet, um Befehle zu übersetzen und anschließend mit einer Verzögerung von 1 Zyklus an den Speicherchip zu übertragen. In diesem Fall ist die CMD-Rate ein kritischer Faktor. Beispielsweise verwaltet der Speichercontroller in einem Subsystem mit vier zweizeiligen Registered DIMMs nur vier Registerchips und nicht speziell jeden Speicherchip separat, was sich positiv auf die Gesamtlast auswirkt, die von den Modulen auf dem Speichersubsystem erzeugt wird. Der Nachteil liegt darin, dass die Register selbst, wie es in synchronen Systemen sein sollte, mit dem Mastersignal zusammenarbeiten, während die Befehlsadresseninformationen mit einer Verzögerung von 1T gesendet werden, die bereits auf der nächsten Taktflanke übertragen werden Signal. Daher erwarten Controller, die für den Betrieb mit CMD-Rate bei 2T optimiert sind, wenn Speichermodule mit Registerchips im System verwendet werden, dass Daten einen Zyklus früher am Ausgang erscheinen, als Registered DIMMs ausgeben können, daher treten Fehler auf. Daher sollten normal entworfene Systeme einen Speichercontroller enthalten, der die zuvor erwähnte 2T-Latenz einschließlich dieses zusätzlichen Wartezyklus berücksichtigt.

Bei ungepufferten Speichermodulen (Unbuffered DIMM) entfernt der Controller einen zusätzlichen Verzögerungszyklus und reduziert die Gesamtzahl auf 1 Zyklus, was darauf hinweist, dass der Befehl bei der nächsten Taktflanke gesperrt ist und bei jedem nachfolgenden wahlfreien Zugriff auf den Speicher einen Zyklus spart . Dies erhöht wiederum den tatsächlichen Durchsatz in Abhängigkeit davon, wie stark der Speicherbus ausgelastet ist und wie viele wahlfreie Zugriffe durchgeführt werden.

Die Fähigkeit, Befehle mit einer Verzögerung von 1T zu verarbeiten, hängt von Faktoren wie der Frequenz des Speicherbustakts und der Anzahl der Chips auf dem Speichermodul ab (je mehr Chips, desto länger benötigt der Controller, um den richtigen auszuwählen). , die Qualität des verwendeten Moduls, die Gesamtzahl der im System verwendeten Speichermodule (in direktem Zusammenhang mit der Anzahl der Chips in einem Modul) und die Entfernung des Moduls vom Controller (die Länge der Signalspuren von den Controller-Pins zu den Speicherchip-Pins unter Berücksichtigung der Anzahl der Übergänge).

Bei genauerer Betrachtung wird deutlich, dass der Parameter CMD Rate bei Systemen mit Unified-Memory-Architektur (mehr dazu weiter unten), die einen integrierten Grafikcontroller ohne zusätzlichen Display-Cache enthält, ein ziemlich bedeutender Faktor ist. Da die Bandbreite des Speichersubsystems von allen Subsystemen geteilt wird, nun auch Video, wird deutlich, dass mit zunehmender Auflösung und Farbtiefe die Belastung des Einzelsystem-RAM in diesem Fall nicht linear ansteigt.

Richtlinie zum Schließen von SDRAM-Banken

Die Kontrolle über die Operationen zum Schließen der logischen Bänke des synchronen RAM-Chips wurde speziell aufgrund der Tatsache eingeführt, dass Geräte mit einer bestimmten logischen Organisation in Systemen, die auf einigen Basissätzen basieren, nicht ganz richtig funktionieren. Beispielsweise ermöglicht der Speichercontroller, der Teil des FW82815-Hubs des i82815-Basislogiksatzes ist, bis zu vier Seiten gleichzeitig in separaten logischen Bänken offen zu halten (für einen Speicherchip mit einer logischen Organisation von vier Bänken). , also eine Seite für jede Bank) entspricht dieser Mechanismus grob gesagt dem Bank Interleaving. Wenn ein Seitentreffer auftritt, versucht die Logik daher, eine alternative Richtlinie zu wählen (mit anderen Worten, eine bestimmte Entscheidung zu treffen): die Schließphase der Bank und aller geöffneten Seiten auszuführen oder nur die Seite zu schließen (Seite schließen). bei dem der Fehler aufgetreten ist. Wenn eine Entscheidung getroffen wird, eine Seite zu schließen, können andere geöffnet bleiben, was zu einem Bank-zu-Bank-Zugriff mit nur einer zusätzlichen Verzögerung von 1 Uhr führt. Wenn die angeforderten Daten auf der geöffneten Seite gefunden werden, kann sofort (nahtlos) darauf zugegriffen werden. Allerdings ist diese Einstellung des Parameters mit einem gewissen Risiko verbunden, da im Falle eines Page Miss (Page Miss) die entsprechende Leitung für den Reload-Zyklus geschlossen wird und nach Ablauf des vollständig eingestellten Verzögerungszyklus geöffnet wird. Wenn die Richtlinie „Alle Banken schließen“ angewendet wird, wird der nachfolgende Zugriff als inaktiv (nutzlos) betrachtet, da die Banken nicht geschlossen werden können, bis der Befehl zum Starten des nächsten Zyklus eintrifft. Außerdem muss die Bank nach dem Schließen erneut aktiviert werden, was eine bestimmte Anzahl zusätzlicher Zyklen erfordert.

Spekulatives SDRAM-Lesen

Ein Parameter, der es ermöglicht (Enable) oder verbietet (Disable), ein Vorauslesen im SDRAM-basierten Speichersubsystem durchzuführen. Dies bedeutet, dass das Einschalten erlaubt, dass das Schreibfreigabesignal (WE#) etwas früher ausgegeben wird, als die Adresse dekodiert (eindeutig bestimmt) wird. Dieser Modus ist dem "Speculative Leadoff" ähnlich und reduziert die Gesamtzeitverzögerungen für eine Leseoperation. Mit anderen Worten erfolgt die Initialisierung (Einstellung) des Schreibfreigabesignals fast gleichzeitig mit der Erzeugung der Adresse, wo sich die erforderlichen Daten befinden. Wenn der fragliche Parameter aktiviert ist, gibt der Controller daher ein WE#-Signal aus, bevor die Decodierung der Adresse der zuvor gelesenen Zelle abgeschlossen ist, wodurch die Gesamtsystemleistung geringfügig verbessert wird.

Lesen Sie herum und schreiben Sie

Der Datenbus ist eine bidirektionale Schnittstelle, aber Informationen können zu einem bestimmten Zeitpunkt nur in eine Richtung übertragen werden. Das bedeutet, dass ein Schreibbefehl durch einen Lesebefehl unterbrochen werden kann. Im Durchschnitt nehmen Schreiboperationen nur einen kleinen Teil des gesamten Datenverkehrs ein (etwa 5–10 %), jedoch kann selbst ein theoretisches einzelnes geschriebenes Bit eine ziemlich merkliche Verzögerung bei der Leseoperation verursachen, die in diesem Moment ausgeführt wird. Um dieses Problem zu umgehen, enthält der Speichercontroller einen speziellen Speicher-RAW-Puffer (Read Around Write), in dem, wenn er aktiviert ist (Enable), Daten zum Schreiben gesammelt werden und wenn der Bus frei ist, Informationen aus dem Puffer verschoben werden das RAM-Array, ohne den aktuellen Betrieb zu unterbrechen. Darüber hinaus kann der RAW-Puffer als zusätzlicher Mini-Cache verwendet werden, mit dem der Prozessor Informationen direkt abrufen kann, ohne auf den System-RAM zuzugreifen. Der Speicherpuffer ist auch in SMP-Systemen ziemlich wichtig, da er verwendet werden kann, um den Mechanismus zum Verfolgen (Sicherstellen der Kohärenz) und Verteilen von Daten zwischen Agenten (Prozessoren) zu vereinfachen, ohne dass auf den Hauptspeicher zugegriffen werden muss.

SDRAM-PH-Grenze

Begrenzen Sie die Anzahl der Treffer auf der Seite der logischen Bank des SDRAM-Chips. Der Einfluss von Regenerationsphasen auf die Performance steigt mit der Größe des Speicherchips (bzw. mit der Größe des Speichermoduls). Wie bereits erwähnt, ist die Regeneration aufgrund der dynamischen Natur des DOZU-Kerns unerlässlich, da der Kondensator nach einer genau definierten Zeitspanne Ladung verliert (Daten lesen). Ab dem Moment, in dem die Seite geöffnet wird, kann der Level-Booster Daten nur für eine begrenzte Zeit speichern. Um die Integrität der Daten zu garantieren, da sie nach einem bestimmten Intervall an den String zurückgegeben werden, ist es notwendig, die Zeit zu begrenzen, in der die Seite aktiv ist. Daher gibt es im BIOS einiger Chipsätze (z. B. AMD-750) meist einen entsprechenden Menüpunkt, um zwischen 8 und 64 Treffern pro Seite wählen zu können, bis die Zeile geschlossen wird. Abhängig von der Anzahl der Module im System und ihrer Organisation (der Größe des verwendeten Moduls und der logischen Organisation der Mikroschaltkreise in diesem Modul) kann man experimentell den optimalen Wert für die Anzahl der Zugriffe pro Seite auswählen. Da bei normalem Betrieb die Wahrscheinlichkeit sehr begrenzt ist, dass der nächste Lesebefehl dieselbe Seite wie der vorherige trifft, steigt die Wahrscheinlichkeit eines Fehlens einer Seite nach jedem nachfolgenden Treffer exponentiell an. Wenn die Zeile offen bleibt, muss sie geschlossen werden, bevor das RAS#-Signal ankommt (bevor der nächste Zeilenauswahlbefehl ausgegeben wird), was die beste Option nach einer wohldefinierten Anzahl von Seitentreffern ist (erzwungenes Seitenschließen). Außerdem entfernt dieser Umstand eine bestimmte Anzahl von Verzögerungszyklen, die erforderlich sind, um eine Wiederaufladung durchzuführen, von der Gesamtzahl von Verzögerungen, die während eines Fehltreffers auftreten können. Um die beste Leistung in ressourcenintensiven Anwendungen zu erzielen, wird daher empfohlen, diesen Parameter auf einen maximalen Wert von 16 einzustellen.

Manchmal findet sich eine Art ähnlicher Parameter unter dem Namen PLT (Page Life-Time, Enhance Page Mode Time). Es gibt also einen ziemlich grundlegenden Unterschied zwischen diesen Ansätzen: Im Gegensatz zu PH Limit, das die Anzahl der aufeinanderfolgenden Zugriffe auf die Seite begrenzt und sie zwangsweise schließt, hat PLT keinen „Hit“ (Hit)-Statistikzähler, sondern basiert auf einem Mechanismus zur Bestimmung des Moments, in dem die Reihe geschlossen wird. Der Timer wird jedoch erst aktiviert, wenn die Schnittstelle nach einem vollständig abgeschlossenen Schreib-/Lesevorgang aufwacht und den Zähler zurücksetzt. Folglich bestimmt die Länge der Lese-/Schreibbefehlsfolge, wie lange die Seite aktiv bleibt, bis ein Fehlschlag auftritt.

Begrenzung des SDRAM-Leerlaufzyklus

Die Schnittstelle einiger BIOS bietet die Möglichkeit, eine Grenze für die Anzahl der Leerlaufzyklen des SDRAM-Chips auszuwählen (manchmal als SDRAM-Leerlauftimer bezeichnet), die durch das Verhältnis der Dauer des Bankaktivitätszyklus zu seinem Leerlauf bestimmt wird Zeit (Leerlauf). Mit anderen Worten, dies ist das Zeitintervall, in dem die Seite geöffnet bleiben kann, auch wenn der aktuelle Aktivierungsbefehl nicht an sie gerichtet ist. Dieser Parameter steht in direktem Zusammenhang mit dem PH-Limit und reicht normalerweise von 0 bis 64 Zyklen, gefolgt von einem kontinuierlichen Zyklus (Unendlich), in dem die Leitung theoretisch dauerhaft offen bleiben kann. Dies bedeutet nicht nur, die mögliche Anzahl aufeinanderfolgender Zugriffe auf dieselbe Seite festzulegen, sondern auch die Möglichkeit, den Controller so zu programmieren, dass er eine bestimmte Seite schließt, wenn in einem bestimmten Zeitintervall keine Leseanforderungen für sie geplant sind. Offensichtlich ist der entscheidende Punkt bei diesem Mechanismus die Geschwindigkeit der Ausführung des Regenerationsbefehls (Precharge, PRE) durch den DOZU-Kristall, je schneller er ausgeführt wird, desto eher können Daten empfangen werden, wenn in diesem Moment der Controller einen Lese-/Schreibbefehl erhält die Speicherleitung wird einem Wiederaufladezyklus unterzogen.

Im Allgemeinen hängt die Wahl der Dauer des Leerlaufzyklus weitgehend von der Art der durchgeführten Aufgaben ab. In bestimmten serverorientierten "schweren" Anwendungen, wo meist wahlfreie Zugriffe vorherrschen, ist die Verwendung einer Seitenschließungsrichtlinie (je schneller eine Zeile geschlossen wird, desto schneller kann auf eine andere zugegriffen werden) von großem Vorteil, was auf die Notwendigkeit der Verwendung von hinweist Leerlaufzykluszähler mit dem kleinstmöglichen Wert. Wenn bei Thread-Aufgaben eine ständig geöffnete Seite die Leistung erhöht, wird empfohlen, den Wert der Leerlaufzyklen zu erhöhen. Lassen Sie sich jedoch nicht zu sehr mitreißen und denken Sie daran, dass der Wert des Zählers möglicherweise größer ist als die Fähigkeit der Regenerationsschnittstelle eines bestimmten Mikroschaltkreises.

Stärke des DRAM-Laufwerks

Ein Parameter (auch bekannt als Buffer Drive Strength), der die Verteilung der aktuellen Last auf die Ausgangspuffer der Signalleitungen (programmierbare Last) steuert, indem er den Zustand des entsprechenden Steuerregisters ändert, das Bitfelder mit wohldefinierten Werten enthält vom BIOS gesteuert. Das ultimative Ziel ist es, die Geschwindigkeit oder Stabilität des Speichersubsystems zu erhöhen und die Belastung des Busses bei instabilem Betrieb mit einer großen Anzahl installierter Module mit einer maximalen Last auf der physikalischen Leitung zu kontrollieren.

Ungepufferte SDRAM-DIMMs haben eine endliche Betriebsfrequenz, die die Stabilität aufrechterhält. Mit zunehmender Anzahl von Chips im Modul steigt jedoch die kapazitive Belastung des Speicherbusses. Dieser Umstand erfordert mehr Strom, um einen bestimmten Signalpegel aufrechtzuerhalten, da eine typische Signalleitung (ziemlich vereinfachend) als RC-Schaltung dargestellt wird, wo bei einem festen Widerstandswert die Kapazität ein begrenzender Faktor ist. Es zeigt sich also, dass mit weniger verbauten Speichermodulen, also weniger kapazitiver Belastung des Busses, eine bessere Performance und Stabilität erreicht werden kann. Andererseits bedeutet dies die Verwendung von Modulen mit Speicherchips mit hoher Informationskapazität und logischer Organisation (um die Belastung der Signalleitung zu reduzieren), was nicht von allen Grundlogiken unterstützt wird. Die meisten Chipsätze haben eine Grenze von 16 Chips pro voll physische Leitung (zwei physische Bänke). Zum Beispiel Speichermodule mit Registerchips (Register) und Phase-Locked-Loop-Chips (PLL, PLL) Registered DIMM aus der betrachteten Position ermöglichen die Verwendung von bis zu 36 Speicherchips pro voller Zeile bei deutlich reduzierter Belastung der Befehls-Adressen-Schnittstellen-Subsysteme.

Betrachtet man diesen Parameter physikalisch betrachtet, so basiert alles auf kapazitiver Last, Impulsfronten und Impedanzanpassung (Z o ). Als Ergebnis kleiner Transformationen erhalten wir die Abhängigkeit der Impedanz bei einer gegebenen Frequenz von der Lastkapazität: Z o = U/I = 1/(C*f). Da die Impedanz von der Signalspannung und dem Strom in der Schaltung abhängt, kann Z o mit dieser BIOS-Einstellung angepasst werden, indem die U- und I-Werte geändert werden, wodurch die kapazitive Last auf der Bussignalleitung optimiert wird. Wenn Sie Spannung und Strom gleichzeitig erhöhen und dabei einen konstanten Widerstandswert beibehalten, erhöht sich natürlich auch die Verlustleistung im Stromkreis. Wenn Sie andererseits den Spannungspegel konstant halten und den Strom in der Schaltung erhöhen, können Sie die Impedanz erhöhen. Das Hauptziel besteht darin, den Innenwiderstand der Quelle mit dem Eigenwiderstand der Signalleitung und dem Lastwiderstand abzugleichen (Widerstandsanpassung). Auf diese Weise können Sie Signalreflexionen und Versatz (idealisieren Sie die Form und Dauer der Front) zwischen aktiven Pegeln auf andere Weise minimieren und die Signalintegrität verbessern. Durch Absenken des Signalpegels (Standard für SDRAM ist 3,3 V) verringert sich der Rauschabstand (Noise Margin) für hohe und niedrige Logikpegel. Der wichtigste Steuerungsfaktor der Impedanz (Impedanz, Z 0 ) ist jedoch der Strom. Indem Sie den Wert des Stroms bei einem konstanten Signalspannungspegel ändern, können Sie die Impedanz und damit die Last auf einer bestimmten Signalleitung steuern.

Die Stromlaststeuerung wird erstmals in den Logiksätzen i82430HX und i82430TX der Triton-Serie von Intel eingesetzt. Für den Signalpegel auf den Adressleitungen (MAD Memory Address Drive Strength) ist das in der Northbridge dieser Sets enthaltene Steuerregister DRAMEC (DRAM Extended Control Register) zuständig. Mit anderen Worten, dieses 2-Bit-DDECR-Register programmiert die Strombelastung der MAA/MAB- und MA/MWE#-Adressleitungsausgangspuffer auf 8/12 mA für die FW82439HX-Brücke (i82430HX-Basissatz) und 10/16 mA für die FW82439TX (i82430TX). Logik). In einigen Basissets von VIA (z. B. KT133) haben sie ein persönliches erweitertes 8-Bit-Register eingeführt, mit dem Sie Ausgangspuffer nicht nur für Adresszeilen, sondern auch für andere nach 12/24-mA-Werten programmieren können. Indem Sie die aktuellen Werte für die Datenleitungen (Memory Data Drive), Befehle (SDRAM Command Drive), Adressen (Memory Address Drive) und Strobes (CAS # Drive und RAS # Drive) ändern, können Sie die Geschwindigkeit oder Stabilität von erhöhen das Speichersubsystem.

Eine Art Sonderfall des betrachteten Parameters ist die frequenzmäßige Begrenzung der physikalischen Belastung pro Leitung. Beispielsweise unterscheidet sich die i82815xx-Serie von den Basis-VIA-Sets dadurch, dass das Speichersubsystem nicht in einem erweiterten asynchronen Modus im Vergleich zum Hauptbus betrieben werden kann (die einzige Ausnahme ist der Fall von 66/100 MHz über den Hauptbus/Speichersubsystem). Schnittstelle). Um möglichen Hardwareausfällen des Speichers auf dem Hochfrequenzbus vorzubeugen und die Last auf der physikalischen Leitung zu erhöhen, hat der Entwickler in den Controller integrierte Leitungssensoren (Bank Sensor) eingeführt, die die physikalische Gesamtlast ermitteln. Der Rückkopplungsmechanismus steuert die Last-Frequenz-Charakteristik des Speichersubsystems: Bei einer Frequenz des Hauptbusses (FSB) von 133 MHz und einer Belastung des Speichersubsystems von bis zu vier physikalischen Leitungen einschließlich wird das Frequenzgleichgewicht aufrechterhalten. Beträgt die Gesamtlast mehr als vier physikalische Leitungen, so wird das Speichersubsystem automatisch in den 100MHz-Betriebsmodus geschaltet.

System-BIOS Cachefähig

Ein Parameter, der das BIOS-Caching zulässt (Enable) oder deaktiviert (Disable). Nach dem Systemstart muss nicht auf das ROM zugegriffen werden, da alle Systemeinstellungen und -parameter in den RAM geladen werden, sodass es nicht praktikabel ist, diese Daten zwischenzuspeichern. Allerdings ergibt sich durch die Aktivierung dieser Option die Möglichkeit, Speicherbereiche an System-BIOS-Adressen im RAM zu cachen (sehr schneller Zugriff auf die notwendigen Daten). Da der vom BIOS verwendete Speicher sehr langsam ist, ist es möglich, die BIOS-Einstellungen in einen bestimmten Bereich (F0000hFFFFFh) des Systemspeichers zu kopieren, aber dies gilt nur, wenn das System-BIOS gespiegelt ist. Versucht jedoch irgendein Programm, auf die Adressdaten zu schreiben, kann dies zu einem globalen Systemfehler führen.

Video-BIOS Cachefähig

Ein Parameter, der das BIOS-Caching der Grafikkarte steuert, aber nur funktioniert, wenn das Video-BIOS ausgegraut ist (Video-BIOS-Schatten in der Position „Aktivieren“). Durch Aktivieren dieser Option besteht die Möglichkeit, den Speicherbereich an den BIOS-Adressen des Videoadapters C0000hC7FFFh im RAM zwischenzuspeichern, ähnlich wie bei „System BIOS Cacheable“, nur dass diesmal die Einstellungen des Video-Subsystems kopiert werden. Wenn ein Programm versucht, auf diese Adressen zu schreiben, gibt das System eine Fehlermeldung aus. In diesem Fall sind die Empfehlungen zum Einstellen des betreffenden Parameters ähnlich wie im vorherigen Absatz.

Video-RAM Cachefähig

Ähnlich wie bei den beiden vorherigen Einstellungen können Sie mit der Option Aktivieren den Inhalt des Videospeichers im System-RAM zwischenspeichern (A0000hAFFFFh), während Sie die Zugriffsgeschwindigkeit auf den Videospeicher erhöhen und die Systemleistung geringfügig verbessern.

8-Bit-E/A-Wiederherstellungszeit

Ein Einstellungselement, das die Wiederherstellungszeit nach einer Lese-/Schreiboperation für 8-Bit-ISA-Schnittstellengeräte charakterisiert, der sogenannte E/A-Bus-Wiederherstellungsmechanismus. Dieser Parameter wird in Buszyklen gemessen und bestimmt, welche Verzögerung das System einstellt, nachdem es eine Lese-/Schreibanforderung an ein E/A-Gerät ausgegeben hat. Diese Verzögerung ist notwendig, da der Lese-/Schreibzyklus für ISA-Schnittstellengeräte erheblich länger ist als für PCI-Peripheriegeräte. Der empfohlene Standardwert für diese Einstellung ist 1 und sollte nur erhöht werden, wenn ein ausreichend langsames ISA-Gerät auf dem Computer installiert ist. Kann Werte von 1 bis 8 Takten und NA annehmen (standardmäßig 3,5 Takte).

16-Bit-E/A-Wiederherstellungszeit

Ein Parameter, der die Wiederherstellungszeit nach einem Lese-/Schreibvorgang für 16-Bit-ISA-Schnittstellengeräte charakterisiert. Analog zum vorherigen Parameter ist der empfohlene Einstellwert 1. Er kann Werte von 1 bis 4 Zyklen und NA annehmen (standardmäßig 3,5 Zyklen).

Speicherloch bei 15M-16M

"Loch" in der Lücke zwischen dem 15. und 16. Megabyte des System-RAM (in einigen Konfigurationen gibt es 1415). Seine Berechtigung (Aktivieren oder direktes Angeben des verwendeten Speicherplatzes) ermöglicht den Zugriff auf E / A-Geräte über die Legacy-ISA-Schnittstelle als Speicher, wodurch die Zugriffsgeschwindigkeit auf sie erhöht wird. Sie verhindert jedoch, dass das System den zugewiesenen RAM-Bereich verwendet und reserviert es für die Bedürfnisse der installierten Kartenerweiterungen. Daher sollte dieser Parameter aktiviert werden, wenn dies in der Dokumentation für die im Computer installierte Peripheriekarte erforderlich ist. Durch Deaktivieren (Deaktivieren oder Keine) wird verhindert, dass alle normalen Programme den angegebenen Speicherbereich verwenden, und das System erhält direkten Zugriff auf den gesamten installierten System-RAM.

Größe des gemeinsam genutzten VGA-Speichers

Im Gegensatz zum vorherigen Parameter charakterisiert diese Einstellung den reservierten Speicher für die Bedürfnisse des Video-Subsystems, das in den Chipsatz selbst integriert ist. Unified Memory Architecture (UMA Unified Memory Architecture) ist ein Analogon eines anderen ähnlichen Standards SMBA (Shared Memory Buffer Architecture). Die Grundidee von UMA besteht darin, einen separaten Zugriff auf den Hauptspeicher im System bereitzustellen, wodurch die Notwendigkeit dedizierter Grafikpuffer entfällt, bei denen die Kernlogik die Kontrolle über den System-RAM abgibt, wenn der integrierte Grafikcontroller Zugriff darauf benötigt. All dies wirkt sich eher negativ auf die Gesamtleistung des Systems aus, da der Unified Frame Buffer es gegenüber der Nicht-UMA-Version "ausbremst" (manchmal kann der Abfall bis zu 15 % betragen). Theoretisch ermöglicht der betrachtete Mechanismus eine dynamische Änderung der Framebuffer-Größe je nach den Anforderungen der aktuell laufenden Anwendung, aber es ist praktisch unmöglich, die im BIOS-Setup zugewiesene Größe zu überschreiten. Um die benötigte Menge unter Berücksichtigung der erforderlichen Bildschirmauflösung, Farbtiefe und der maximal möglichen Granularität (kleinster Änderungsschritt) des Speichers (0,5 MB) zu ermitteln, ist daher die folgende Tabelle hilfreich:

Einstellbare Framebuffer-Größe

Es ist jedoch erwähnenswert, dass die Änderung der für den Frame-Puffer reservierten Speichermenge mit einem Schritt von 0,5 MB zu einer arithmetischen Progression (2 N) und einer eigenen "Obergrenze" unterschiedlich diskret sein kann, die von einer bestimmten BIOS-Version bestimmt wird . Daher sind die Zahlen in der Tabelle "Referenzwerte", und es ist möglich, dass das erforderliche Volumen nicht genau bestimmt werden kann, wodurch es notwendig wird, einen Wert zu bestimmen, der (in der einen oder anderen Richtung) dem erforderlichen nahe kommt eins.

PCI 2.1-Unterstützung

Ein Parameter, der die Unterstützung der Busspezifikation PCI 2.1 festlegt, deren paralleler Betrieb neben "Passive Release" und "Delayed Transaction" durch zwei weitere Mechanismen gekennzeichnet ist: Multi-Transaction Timer (MTT übernehmen die Kontrolle über den Bus und führen Übertragungen durch von kurzen Datenpaketen ohne erneute Überwachung des Busses, was eine Leistungssteigerung bei der Verarbeitung von beispielsweise Videodaten ermöglicht) und Enchanced Execute Recording (EER verbesserte Aufzeichnungsleistung, die durch die Verwendung von Puffern mit größerer Tiefe erreicht wird, zusammengeführt Operationen und schnellere DRAM-Auffrischung, so dass Schreibzyklen weniger Einfluss auf die Systemleistung haben, und zusammengeführte Schreibzyklen führen Byte-, Wort- und Doppelwortzyklen zu einer einzigen Speicherschreiboperation zusammen). Diese beiden Modi sind jedoch in der betrachteten Spezifikation standardmäßig aktiviert und müssen nicht gesteuert werden. Diese Überarbeitung der 2.1-Spezifikation erweitert die unterstützten Funktionen der Version 2.0: Die Fähigkeit, mit 64-Bit-PCI-Geräten zu arbeiten, wurde implementiert, außerdem wurde ein PCI-zu-PCI-Bridge-Mechanismus eingeführt, der es ermöglicht, die maximale Anzahl installierter PCI zu erhöhen Schnittstellenperipheriegeräte können jetzt mehr als 4 sein. Der wichtigste Unterschied ist jedoch ein spezifischer Mechanismus von Concurrent PCI: Der Bus stützt sich jetzt auf einen Multi-Transaktions-Timer, der die Leistung für kurze, aber leistungsstarke Threads optimiert, was es einfacher macht arbeiten in Echtzeit und die Kommunikation über die Schnittstelle ist effizienter. Die durch die Busmaster verursachten Verzögerungen werden reduziert, was einen effizienten gleichzeitigen Betrieb von Prozessor und PCI/ISA-Geräten ermöglicht, da nun jeder einzelne PCI-Steckplatz die Eigenschaft eines Managers hat (funktioniert im Busmaster-Modus).

Ebenfalls von Interesse sind zwei einzigartige Mechanismen, die die Effizienz des Datenaustauschs zwischen PCI und anderen Subsystemen verbessern. Beispielsweise bietet der CPU-zu-PCI-Schreibpuffer die Möglichkeit, bis zu vier Wörter zu schreiben, die in die Warteschlange der PCI-Schnittstelle gestellt werden, nachdem das Gerät einen Bereitschaftsbefehl zum Empfangen von Daten gesendet hat. Normalerweise kann der Prozessor nur direkt auf die PCI schreiben und bleibt im Leerlauf und wartet darauf, dass das Gerät eine Bestätigungsbereitschaftsantwort zurückgibt. Mit anderen Worten, die Verwendung dieses Puffers kann die Anzahl der Leerlaufzyklen (Idle Cycles) im Standby-Modus des Prozessors erheblich reduzieren.

Der PCI-zu-DRAM-Prefetch-Modus wird verwendet, um sich wiederholende System-RAM-Zugriffsphasen zu vermeiden, um kleine Chunks abzurufen und zu liefern, die aus einem kohärenten Datenarray vorab abgerufen werden können. Das bedeutet, dass Daten ständig gepuffert werden, bevor sie benötigt werden, und mit minimaler Verzögerung abgerufen werden können.

Der Parameter „PCI 2.1 Support“ sollte deaktiviert werden, wenn das verbaute Board nicht der Version 2.1 entspricht und im Betrieb Störungen aufweist. Wenn alle Peripheriegeräte die PCI 2.1-Schnittstelle verwenden, wird empfohlen, diese Einstellung zu aktivieren.

Passive Freigabe

passive Freigabe. Dieser Betriebsmodus ist eine Art "Pferd" des PCI-Busses, seit Version 2.0 ist es die Implementierung seines Parallelbetriebs, der eine effizientere Datenübertragung zwischen den Prozessor-, PCI- und ISA-Schnittstellen ermöglicht, um die Geschwindigkeit zu erhöhen. Indem verschachtelte Buszugriffe vom Prozessor und anderen PCI-Steuergeräten zugelassen werden, kann das System mit der Verarbeitung von Anfragen fortfahren, selbst wenn eine Anfrage von einem ISA-Schnittstellengerät den Bus vollständig übernommen hat. Mit anderen Worten, der betrachtete Mechanismus bestimmt die Konsistenz von EISA / ISA-Zyklen und CPU-zu-PCI (Prozessor-PCI-Gerät) Aufrufen, was es ermöglicht, den PCI-Bus neu zu definieren und es dem Prozessor ermöglicht, direkt darauf zuzugreifen und die Kontrolle zu übernehmen . Daher ermöglicht die Aktivierung dieses Modus, dass periphere Komponenten, die an die PCI- und ISA-Busse angeschlossen sind, weniger Systemressourcen verbrauchen.

Verzögerte Transaktion

Verspätete (aufgeschobene) Transaktion. Die ISA-Schnittstelle arbeitet mit 1/4 der Taktfrequenz des PCI-Busses und hat daher eine viel höhere Latenz. Versucht ein PCI-Gerät in dem Moment auf den Systembus zuzugreifen, in dem dieser von einem ISA-Schnittstellengerät belegt ist, kann das PCI-Gerät in diesem Fall die übertragenen Daten vorübergehend in einen speziellen Puffer schreiben, aus dem die Daten später in den geschrieben werden Systembus in der passiven Freigabephase. In diesem Fall können Schnittstellensteuergeräte den PCI-Bus frei verwenden, und die Datenübertragung zum ISA-Bus kann später abgeschlossen werden. Dieser Mechanismus ist äußerst relevant, da beispielsweise der Zyklus eines solchen Zugriffs auf ein 8-Bit-ISA-Schnittstellengerät ungefähr 5060 Zyklen des PCI-Busses dauert. Daher ermöglicht eine verzögerte Transaktion eine effizientere Nutzung der PCI- und ISA-Busse, was zu einem reibungsloseren Betrieb der peripheren Komponenten der ISA-Schnittstelle führen und gleichzeitigen Zugriff auf Geräte auf den ISA- und PCI-Bussen ermöglichen sollte. Die Aktivierung dieses Parameters erleichtert die Konsistenz dieser Schnittstellen erheblich, indem ein 32-Bit-Puffer verwendet wird, um die Erhöhung des Austauschzeitzyklus auf dem PCI-Bus zu unterstützen. Wenn jedoch keine periphere ISA-Schnittstellenkarte im System installiert ist, wird empfohlen, diesen Parameter auszuschalten (Disable).

PCI-Latenz-Timer

PCI-Bus-Verzögerungszeitgeber. Der Initiator (Master) und das Zielgerät auf dem PCI-Bus müssen bestimmte Beschränkungen hinsichtlich der Anzahl von Wartezyklen haben, die sie der aktuellen Transaktion hinzufügen können. Außerdem muss der Anforderer über einen programmierbaren Zeitgeber verfügen, der seine Präsenz auf dem Bus als Master-Agent während Perioden mit maximaler Schnittstellenlast begrenzt. Eine ähnliche Anforderung gilt für Bridges, die auf Geräte mit langer Zugriffszeit (ISA-, EISA-, MC-Schnittstellen) zugreifen, und diese Bridges müssen auf der Grundlage strenger Anforderungen entwickelt werden, dass langsame Geräte die Gesamtleistung des PCI-Busses nicht wesentlich beeinflussen .

Wenn der Busmaster nicht genug Puffer hat, um die gelesenen Daten zu speichern, muss er seine Anfrage an den Bus verschieben, bis der Puffer bereit ist. In einem Schreibzyklus müssen alle zu übertragenden Daten vor der Buszugriffsphase zum Schreiben bereit sein. Um die maximale Leistung der PCI-Schnittstelle zu gewährleisten, müssen Daten von Register zu Register übertragen werden. In Systemen, die auf dem PCI-Bus aufgebaut sind, ist es immer notwendig, einen Kompromiss zwischen niedriger Latenz (das Vorhandensein eines Agenten auf dem Bus im aktiven Modus) und dem Erreichen der höchsten Leistung aller Transaktionsteilnehmer einzugehen. In der Regel wird die höchste Performance bei langen ununterbrochenen (Burst-)Gerätezugriffen auf den Bus erreicht.

Jeder Erweiterungssteckplatz der PCI-Schnittstellenkomponente hat eine wohldefinierte Anzahl von Takten, um kontinuierlichen Zugriff auf den Systembus zu erhalten. Jeder Zugriff ist ab dem Zeitpunkt des Empfangs mit einer anfänglichen Verzögerung (Penalty) verbunden, und das Verhältnis zwischen der Anzahl der Leerlaufzyklen und der aktiven Zyklen verbessert sich mit zunehmenden Buslatenzzyklen (PCI-Latenz). Im Allgemeinen liegt der akzeptable Latenzbereich zwischen 0 und 255 PCI-Buszyklen in 8er-Schritten. Das Register, das diese Verzögerung steuert, muss beschreibbar sein, wenn das Gerät den Buszugriff in mehr als zwei Phasen paketieren kann, und muss im Nur-Lese-Modus bleiben für Geräte, die ihren Zugriff in zwei oder weniger Phasen im Burst-Modus bereitstellen (der Hardwarewert des Timers sollte in diesem Fall 16 PCI-Zyklen nicht überschreiten). Eine Erhöhung der Latenz von beispielsweise 64 auf 128 Buszyklen sollte die Systemleistung um 15 % verbessern (die Leistung wird auch verbessert, wenn die Latenz von 32 auf 64 Zyklen geändert wird). Wenn das System einen Chipsatz mit einer Hub-Architektur verwendet (z. B. alle Intel 8xx), gilt der in den BIOS-Einstellungen vorhandene PCI-Latenzwert nur für die PCI-zu-PCI / AGP-Brücke und nicht für Host-zu-PCI , da die MCH (Hubs der im Logiksatz enthaltenen Hauptschnittstellen) keine PCI-Latenz unterstützen.

AGP 2X-Modus

Die Accelerated Graphics Port-Spezifikation enthält im Wesentlichen allgemeine PCI-Steuerbefehle mit einem Unterschied in der Fähigkeit, direkte Operationen im Speicher auszuführen (DiME oder DME Direct (in) Memory Execute), das Vorhandensein eines Adressierungsports (SBA SideBand Addressing) und die Verwendung von Schreibvorgängen -Through-Modus zum System-RAM (Fast Write).

Unter Verwendung des DiME-Mechanismus können auf dem AGP-Bus basierende Videoadapter in zwei Modi arbeiten. Im DMA-Modus verhält sich der Controller wie ein normales PCI-Videogerät und verwendet nur seinen eigenen lokalen Speicher zum Speichern von Texturen und Ausführen von Operationen. Der DiME-Mechanismus ist deaktiviert. Im Fall der Verwendung des Ausführungsmodus "vereinheitlicht" der Controller einen Teil des Systemspeichers (dies ist die im Parameter "AGP Aperture Memory Size" angegebene Menge) zum Speichern von Texturen unter Verwendung eines bestimmten Umleitungsschemas (GART Graphic Address Remapping Tabelle), 4KB-Seiten dynamisch neu zuordnen. Einige Hersteller von Videocontrollern führen keine Unterstützung für DiME (AGP-Texturierung) ein und verwenden die AGP-Schnittstelle nur aus Kompatibilitätsgründen, sondern implementieren nur den DMA-Modus. Tatsächlich funktioniert ein solcher Beschleuniger wie ein normaler PCI-Videoadapter mit nur einem "mechanischen" Unterschied: Die Betriebsfrequenz wird verdoppelt: 66 MHz für AGP gegenüber 33 MHz für PCI.

Der spezifische Adressierport SBA ermöglicht es, die resultierende (auch als "effektive") Frequenz des AGP-Busses zu erhöhen, indem die Front und die Flanke des Taktsignals verwendet werden, ohne die Master (Referenz) 66 MHz zu erhöhen. AGP-Transaktionen (ein Paket, in dem mehrere Operationen als Ganzes ausgeführt werden) werden nur im Bus-Mastering-Modus verwendet, während eine reguläre PCI-Transaktion bestenfalls vier 32-Bit-Wörter in 5 Zyklen übertragen kann (da die Adresse über die Adress-/Datenbusse übertragen wird für jeder Vier-Wort-Burst), kann eine AGP-Transaktion Seitenband verwenden, um die Adresse in kleinen Stücken gleichzeitig mit den Daten zu übertragen. Während der Übertragung eines Vier-Wort-Bursts werden vier Teile der Adresse für den nächsten Burst-Zyklus übertragen. Am Ende des Zyklus wurden die Adress- und Anforderungsinformationen für das zu bildende Paket bereits übertragen, sodass der nächste Vier-Wort-Burst sofort beginnen kann. Somit können vier Worte über AGP in 4 Buszyklen übertragen werden, anstatt der fünf, die für PCI benötigt werden, was angesichts der 66-MHz-Taktrate idealerweise einen Spitzendurchsatz von 264 MB/s ergibt.

Für eine schnellere Informationsübertragung schreibt der Prozessor zuerst Daten in den Systemspeicher, und der Grafikcontroller ruft sie ab. Bei der Übertragung großer Datenmengen reicht die Bandbreite des Systemspeichers jedoch möglicherweise nicht aus, wofür der End-to-End-Übertragungsmodus Fast Writes eingeführt wurde. Es ermöglicht dem Prozessor, Daten direkt an den Grafikcontroller zu übertragen, ohne auf den Systemspeicher zuzugreifen, was natürlich die Leistung des Grafiksubsystems erheblich steigern und das Hauptspeichersubsystem des PCs teilweise entlasten kann. Dieser Modus wird jedoch nicht von allen Systemlogiken unterstützt, die Zustände der Statusregister einzelner Chipsätze verbieten seine Verwendung auf der untersten Ebene. Daher ist der Write-Through-Modus derzeit in einigen Chipsätzen von Intel (Serien i820, i840, i850 und i845x) und VIA (Apollo 133A, KX133, KT133 und alle nachfolgenden) implementiert. i440xX-, i810-, i815-, AMD-750-, AMD-760- und AMD-760MPx-Systemlogiken dieser Hersteller unterstützen diesen Modus nicht.

Im AGP 2X-Modus können Sie das doppelte Datenübertragungsprotokoll über die AGP-Schnittstelle aktivieren/deaktivieren (Aktivieren/Deaktivieren). Wie bereits erwähnt, erfolgt die Datenübertragung in der AGP 1X-Spezifikation an der Flanke des Taktsignals unter Verwendung eines 66-MHz-Strobes, was einen Spitzendurchsatz von 264 MB/s liefert. Die Aktivierung des AGP 2X-Modus verdoppelt den Durchsatz, indem Daten an Flanke und Flanke des Taktsignals bis zu einer theoretischen „Obergrenze“ von 528 MBps übertragen werden. Gleichzeitig ist klar, dass die AGP2X-Spezifikation sowohl von der Basislogik als auch vom Grafikcontroller unterstützt werden muss. Das Deaktivieren dieses Modus wird empfohlen, wenn das System instabil ist oder eine Übertaktung geplant ist (wird bei Basislogiken mit einer asynchronen AGP-Schnittstelle nicht berücksichtigt, z. B. die i850- und i845x-Serie).

AGP-Blendenspeichergröße

Ein hypothetischer Vorteil der AGP-Schnittstelle gegenüber PCI, abgesehen vom Timing-Schema, besteht darin, dass sie die Verwendung von System-RAM als Teil einer einheitlichen Architektur (UMA Unified Memory Architecture) für die Datenspeicherung unter Verwendung des zuvor erwähnten DiME-Modus ermöglicht. Der Grafikadapter kann direkt auf Daten im Systemspeicher zugreifen und diese bearbeiten, wobei sein eigener lokaler Speicher umgangen wird. Diese Funktion erfordert eine genau definierte Menge an System-RAM, die für Grafikoperationen verwendet werden muss. Mit zunehmender Größe des lokalen Videospeichers des Grafikcontrollers verliert diese Funktion zum Reservieren eines Teils des Systemspeichers natürlich an Relevanz, weshalb es mehrere Empfehlungen zur Verwendung der Größe des zugewiesenen Bereichs von gibt der Hauptspeicher.

Im Allgemeinen ist die Apertur Teil des Bereichs des System-RAM-Adressraums, der für Grafikspeicher reserviert ist. Führende Frames, die in diesen Aperturbereich fallen, werden an die AGP-Schnittstelle weitergeleitet, ohne dass eine Übersetzung erforderlich ist. Die AGP-Aperturgröße ist definiert als der maximal verwendete AGP-Speicher multipliziert mit zwei (x2) plus 12 MB, was bedeutet, dass der verwendete AGP-Speicher weniger als die Hälfte der AGP-Aperturgröße beträgt. Dies liegt daran, dass das System nicht zwischengespeicherten AGP-Speicher sowie einen ähnlichen Speicherbereich für kombinierte Schreibvorgänge und zusätzliche 12 MB für die virtuelle Adressierung benötigt. Physischer Speicher wird nur nach Bedarf freigegeben, wenn die API (Softwareschicht) eine entsprechende Anforderung zum Erstellen einer nicht lokalen Oberfläche stellt (Create Non-local Surface). Windows 9x-Betriebssysteme verwenden beispielsweise den Wasserfalleffekt, wenn Oberflächen zuerst im lokalen Speicher erstellt werden, und wenn dieser voll ist, wird der Oberflächenerstellungsprozess in den AGP-Speicher und dann in den Systemspeicher übertragen. Somit wird die RAM-Nutzung automatisch für jede Anwendung optimiert, bei der AGP und Systemspeicher nur verwendet werden, wenn dies unbedingt erforderlich ist.

Es ist sehr schwierig, eindeutig ein Schema zur Bestimmung der optimalen Aperturgröße anzugeben. Die optimale System-RAM-Reservierung kann jedoch durch die folgende Formel bestimmt werden: gesamter System-RAM/(Video-RAM/2). Beispielsweise beträgt die AGP-Apertur für einen Videoadapter mit 16 MB Videospeicher in einem PC mit 128 MB System-RAM 128/(16/2) = 16 MB und für einen Videoadapter mit 64 MB Videospeicher in einem PC mit 256 MB System-RAM, 256/(64/2) = 8 MB. Diese Entscheidung ist eine Art Annäherung - in jedem Fall ist es wirklich empfehlenswert, mindestens 16 MB für die Blende zuzuweisen. Es muss auch daran erinnert werden, dass die Größe der Apertur (gemäß dem Schema 2 N oder eine Auswahl zwischen 32/64 MB) nicht direkt der resultierenden Leistung entspricht, sodass eine Erhöhung auf enorme Proportionen die Leistung nicht verbessert. Bei einem durchschnittlichen System-RAM von 128256 MB gilt derzeit eine AGP-Aperture-Größe von 64 MB bis 128 MB als Faustregel. Es gibt keine Leistungseinbußen jenseits der 128 MB "Barriere", aber es ist immer noch am besten, bei den "Standard" 64128 MB zu bleiben, damit die GART-Tabellengröße nicht zu groß wird.

Eine weitere "direkte" Empfehlung, die eher das Ergebnis zahlreicher praktischer Experimente ist, kann die Zuweisung von der Hälfte des System-RAM für AGP Aperture Memory Size unter Berücksichtigung der BIOS-Fähigkeiten sein: 8/16/32/64/ 128/256 MB (Schema mit einer Schrittweite von 2 N) oder wahlweise 32/64 MB. In Systemen mit kleinem (bis zu 64 MB) und großem (ab 256 MB) RAM funktioniert diese Regel jedoch nicht immer (Effizienz wird beeinträchtigt), außerdem müssen Sie, wie bereits erwähnt, auch die Menge an lokalem Speicher berücksichtigen RAM der Grafikkarte selbst. Daher können Empfehlungen in diesem Zusammenhang in Form der folgenden Tabelle unter Berücksichtigung der BIOS-Fähigkeiten dargestellt werden:

Abhängigkeit der Blendengröße von der Größe des System-RAM

Spread-Spektrum-moduliert

Clock Synthesizer/Driver ist eine Quelle von Welligkeiten, deren Grenzwerte elektromagnetische Störungen (EMI ElectroMagnetic Interference) hochfrequente elektromagnetische Strahlung (Interferenz) bilden, die das Ausbreitungsmedium (Übertragung) durchdringt, hauptsächlich aufgrund der Verwendung von hohen Frequenzen für Träger und Modulation. Der EMI-Effekt basiert auf der Addition von zwei oder mehr Frequenzen, wodurch das Signalspektrum komplex wird. Die spektrale Modulation des Taktimpulses (SSM, mit anderen Worten SSC Spread Spectrum Clock) ermöglicht es Ihnen, vernachlässigbare Werte des allgemeinen Hintergrunds der elektromagnetischen Strahlung, die von jeder funktionierenden Komponente des Systems ausgeht, gleichmäßig über das gesamte Frequenzspektrum des Taktimpulses zu verteilen . Mit anderen Worten, SSM ermöglicht es Ihnen, hochfrequente Störungen vor dem Hintergrund eines nützlichen Signals zu "verstecken", indem Sie ein weiteres zusätzliches Signal in sein Spektrum einführen, das im Frequenzbereich von mehreren zehn Kilohertz arbeitet (diese Art von Prozess wird als Modulation bezeichnet). .

Der SSM-Mechanismus soll die Störung von Oberschwingungen höherer Busfrequenztypen reduzieren. Die Signaltheorie besagt, dass bei einer bestimmten Frequenz in einer Signalleitung jede Wellenform höhere Arten harmonischer Schwingungen erzeugt, die, wenn sie sich später ansammeln, das Hauptsignal stören können. Eine der Möglichkeiten, dieses Problem zu umgehen, besteht darin, das Hauptsignal einer bestimmten Frequenz von Modulationsschwingungen viel niedriger zu beeinflussen, was das Ergebnis von Schwankungen von ±1% des Nennwerts des Masters ist. Typischerweise beschränkt sich die Implementierung von SSM darauf, zwei unterschiedliche Werte zu verwenden, deren Nennfrequenz die Referenz ist, oder die Grundfrequenz als Maximum (Low-Profile-Modulation) häufiger auf die Referenz einzustellen. Tatsächlich gibt es viele Gründe und Methoden.

Es basiert auf der Tatsache, dass elektronische Komponenten mit zunehmender Betriebsfrequenz elektromagnetische Störungen aussenden, die wiederum Signalstörungen anderer Geräte verursachen können. Da jedes Gerät, das die Signaltoleranzgrenze von Drittanbietern überschreitet, nicht vom FCC Federal Communications Committee zertifiziert ist, ist es wichtig zu verstehen, wie der EMI-Pegel bestimmt wird. Zunächst wird der Prüfling in den Funkmodus versetzt und der Frequenzbereich des Empfangs in einem breiten Spektrum mit der Messung von Interferenzen mit Video- und Audiosignalen bestimmt. Die Bandbreitenempfindlichkeit des DUT ist in der Größenordnung von 1 MHz angegeben. Wenn die Hauptbetriebsfrequenz moduliert wird, wodurch die Bandbreite um mehr als die typischen 45 MHz erweitert wird, ändert sich das elektromagnetische Interferenzspektrum: Anstelle von scharfen Spitzen (eine übliche Form von unmodulierten EMI) erscheinen sogenannte "Gaußsche Glocken" (eine Wellenform die nach oben durch eine durch eine Gauß-Verteilung beschriebene Kurve begrenzt wird), wodurch die resultierende Signalamplitude deutlich kleiner wird (1/31/4 der Amplitude der unmodulierten Trägerfrequenz, des Trägersignals). Trotzdem bleibt die Energie konstant. Da die Impulsbreite größer wird und das Energieerhaltungsgesetz erfüllt werden muss, wird die Amplitude dieses Signals kleiner.

Die Aktivierung der Spektrummodulation kann die EMI reduzieren, die durch die Anhäufung eng benachbarter Komponenten verursacht wird, die bei hohen Frequenzen arbeiten, und die Stabilität des Betriebs verbessern. In Fällen, in denen anormale Bedingungen ("Übertaktung") verwendet werden, kann das Einschalten von SSM zu Systeminstabilität führen, da bei einem aktuell angewendeten hohen Multiplikatorwert eine Modulation von ±0,5 % eine Differenz von beispielsweise 10 MHz verursachen kann ein Modulationszyklus. Mit anderen Worten, wenn der Prozessor mit der maximalen Frequenz arbeitet, kann seine Erhöhung um weitere 10 MHz fatal sein. Wenn das System daher unter anormalen Betriebsbedingungen betrieben wird (Übertaktung), wird die Verwendung von SSM dringend empfohlen (Deaktivieren).

Autodetect DIMM/PCI Clk

Während des normalen Betriebs des Systems werden Taktsignale vom Treiber durch alle Erweiterungssteckplätze der Speicher- und PCI-Schnittstellen übertragen. Jeder einzelne Steckplatz und seine Pins haben ihre eigene Induktivität, Impedanz und Kapazität, was zu einer Dämpfung und Dämpfung des Taktsignals führt. Darüber hinaus sind Signale von Drittanbietern die Quelle von EMF (Electric Motion Force, EMF) und EMI. Dieser Parameter hilft bei der automatischen Erkennung und Konfiguration der Betriebsfrequenz von Speichermodulen und PCI-Schnittstellenadaptern. Durch die Einbeziehung (Enable) können Sie die Auswirkungen elektromagnetischer Interferenzen auf die im System installierten Komponenten reduzieren, was wiederum die Gesamtstabilität des gesamten Systems als Ganzes erhöht.

Zusammenfassung

Eines ist also klar: Nur mit ausreichend hochwertigem Speicher kann ein einzigartig schnelles und extrem zuverlässiges System erhalten werden. Dies bedeutet, dass derzeit moderne Speicher, wenn es sich beispielsweise um SDRAM handelt, zumindest im Rahmen der PC100-Spezifikation alle gestellten technischen Anforderungen strikt erfüllen müssen. Durch den Kauf von Speicher, der den Anforderungen von PC133 entspricht, erhalten Sie eine zusätzliche Garantie, dass die zuvor beschriebenen Parameter sicher auf das empfohlene Minimum (Maximum) eingestellt werden können, und erhalten das schnellste und gleichzeitig zuverlässige System. Der Grad der "Übertaktungsfähigkeit" und Fehlertoleranz wird von jedem Speichermodul sowie von der Systemplatine (Motherboard) auf ihre eigene Weise bestimmt. Deshalb ist es fast unmöglich, eine eindeutige Empfehlung bezüglich der einzustellenden Parameter zu geben. Andererseits gibt es ein vorgefertigtes Konfigurationsschema, nach dem Sie nach einiger Zeit Ihr eigenes System erstellen können, das maximale Leistung und garantierten Betrieb bietet. Die Frage, wie sich das Speichermodul und das Gesamtsystem mit den im BIOS eingestellten Einstellungen verhalten werden, kann nur durch ein bestimmtes Betriebssystem und spezialisierte Testpakete, die das Speichersubsystem ziemlich stark belasten können, eindeutig beantwortet werden Überprüfen Sie es und weisen Sie auf mögliche Fehler oder Fehler hin. Mit anderen Worten, nur die Kenntnis und das Verständnis aller zuvor beschriebenen Parameter sowie Geduld und Zeit ermöglichen es Ihnen, das gewünschte Ergebnis zu erzielen, um das geschätzte Ziel eines jeden PC-Benutzers zu erreichen: das schnellste und fehlertoleranteste System zusammenzustellen das Ideal des Verhältnisses "Qualität / Leistung".

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Das BIOS enthält viele Einstellungen, die sich auf die Initialisierung und den weiteren Betrieb fast aller Geräte auswirken, die im Computer installiert oder an seine Ports angeschlossen sind. Daher ist es nicht verwunderlich, dass Rom hat auch Optionen, die über das BIOS gesteuert werden können. Insbesondere können Sie im BIOS die Frequenz konfigurieren, mit der der Speicher arbeitet, die Zeit (Sequenz) der Verzögerungen beim Umschalten von einem Modus in einen anderen und manchmal die Spannung des Moduls. Es sind diese Parameter, die häufig zum Gegenstand der Aufmerksamkeit von Overclockern werden - Benutzern, die versuchen, die Leistung ihres Computers und in diesem Fall die Leistung des Arbeitsspeichers zu steigern.

Wenn Ihr Computer beim Lesen von Daten zeitweise einfriert, neu startet oder das Betriebssystem ständig Fehlermeldungen ausgibt, kann dies darauf hindeuten, dass der Arbeitsspeicher an seiner Grenze arbeitet. Die Ursache für Ausfälle kann entweder eine zu hohe Temperatur der Speicherchips, oder zu niedrige Timings oder eine überschätzte Frequenz sein.

In diesem Fall sollten Sie zunächst versuchen, die Speichertimings zu verwalten oder, falls dies nicht funktioniert, den Speicher in den Automatik- oder Standardmodus zu schalten. Dies kann im BIOS erfolgen.

Zuerst müssen Sie in das BIOS gehen. Es gibt nur einen Moment, in dem dies möglich ist - 2-3 Sekunden nach dem Einschalten oder Neustart des Computers. Aber je nach BIOS-Hersteller kann es mehrere Möglichkeiten geben, dies zu tun. Bei AwardBIOS und PhoenixBIOS müssen Sie die Entf-Taste drücken, bei AMIBIOS die Taste F2.

NOTIZ! Wenn es um Laptops oder Netbooks geht, gibt es viel mehr Möglichkeiten, das BIOS aufzurufen, da es verschiedene Hersteller von BIOS für Laptops gibt und die Möglichkeiten, es aufzurufen, anspruchsvoller sein können.

Auch wenn Sie nicht wissen, welches BIOS auf Ihrem Motherboard verwendet wird, können Sie die Meldung lesen, welche Taste Sie drücken müssen, um direkt nach dem Einschalten oder Neustart des Computers darauf zuzugreifen. Diese Meldung erscheint normalerweise am unteren Rand des Bildschirms, kann aber auch an anderer Stelle erscheinen, z. B. nach bestimmten Informationsmeldungen.

Es gibt auch einen ziemlich einfachen und unkomplizierten Weg, um in BIGS zu gelangen, ohne darüber nachzudenken, welche Taste gedrückt werden muss. Unmittelbar nach dem Einschalten oder Neustart des Computers reicht es aus, zwei oder sogar drei Tasten gleichzeitig zu drücken - F2, Löschen und F10: Mit hoher Wahrscheinlichkeit funktionieren einige.

Also kamen wir ins BIOS. Sein Aussehen hängt nicht nur vom Hersteller ab, sondern auch vom Erscheinungsdatum des Motherboards. In letzter Zeit ist es sehr in Mode gekommen, eine grafische BIOS-Shell zu erstellen, die mit einer Maus gesteuert werden kann. Dadurch kann das gleiche BIOS völlig unterschiedlich aussehen. Noch komplizierter wird die Situation durch die Tatsache, dass viele Motherboard-Hersteller ihre proprietären Overclocking-Tools hinzufügen, was dazu führt, dass zusätzliche Elemente oder ganze Abschnitte im BIOS erscheinen.

Leider ist es nicht möglich, eindeutig zu sagen, in welchen Abschnitt Sie gehen müssen, um den gewünschten Parameter zu finden, da es viele BIOS-Implementierungsmöglichkeiten gibt. Sie können sich jedoch auf bestimmte Phrasen konzentrieren. Bei Bedarf können Gruppen folgende Namen haben:

• fortschrittlich;
• Chipsatz-Einstellung;
• Erweiterte Chipsatzfunktionen;
• Speicherkonfiguration;
• DRAM-Konfiguration;
• Übertaktungsfunktionen;
• MB Intelligente Optimierung.

sich Optionen kann so heißen:

• CAS# Latenzzeit;
• RAS# zu CAS# Verzögerung;
• RAS# Vorladung;
• RAS# zum Vorladen aktivieren;
• Speichertiming;
• 1T/2T Speichertiming;
• Speicherspannung;
• DDR2-Überspannungssteuerung;
• DIMM-Spannung;
• DRAM-Spannung;
• VDIMM.

Die ersten sechs Parameter sind für die Einstellung der Timings zuständig. Das Prinzip der Änderung der meisten dieser Parameter ist ganz einfach: Je kleiner der Wert, desto schneller der Arbeitsspeicher. In unserem Fall sollten die Parameterwerte dagegen erhöht werden, um den Betrieb des RAM stabiler zu machen. Leider ist es unmöglich, mit Sicherheit zu sagen, welche Erhöhung von welchem ​​der Werte eine 100% ige Wirkung ergibt. Wenn Sie also den nächsten Parameter ändern, müssen Sie das Betriebssystem laden und die Temperaturänderung steuern: Wenn der Computer stabil arbeitet, ist das Ziel erreicht.

Wie wird RAM im BIOS konfiguriert?

Antwort des Meisters:

Das BIOS der meisten Firmen enthält ein spezielles Setup-Programm. Mit seiner Hilfe können Sie die Systemkonfiguration einfach ändern und die Betriebsmodi des Arbeitsspeichers des Computers anpassen. Alle dafür notwendigen Informationen werden in einem separaten Bereich des sogenannten nichtflüchtigen Speichers aufgezeichnet, der sich direkt auf der Hauptplatine befindet. Es wird auch CMOS genannt.

Um die RAM-Einstellungen über das BIOS zu ändern, müssen Sie bestimmte Werte im BIOS-Setup-Programm festlegen. Meistens ist die Verwendung des Standard-RAM-Modus der Schlüssel zum stabilen Betrieb des gesamten Betriebssystems. Aber manchmal ist es einfach unmöglich, die Geschwindigkeit des Systems zu ändern. Darüber hinaus wirkt sich die Einstellung des Arbeitsspeichers im BIOS-Setup nicht auf die Stabilität des gesamten Computers aus.

Bevor Sie mit der Einrichtung des Arbeitsspeichers beginnen, müssen Sie das BIOS aufrufen. Drücken Sie dazu einfach die Entf-Taste während des Betriebssystemstarts. Je nach Modell Ihres Computers können Sie das BIOS manchmal auch mit den Tasten F2 oder STRG-ALT-ESC aufrufen.

Alle notwendigen Parameter zur Konfiguration des RAM-Betriebs befinden sich im Menüpunkt Advanced Chipset Setup. Sie müssen darauf eingehen und bereits dort die grundlegenden Parameter des RAM konfigurieren.

Um Ihren Arbeitsspeicher zu beschleunigen, müssen Sie zunächst wissen, was jeder BIOS-Parameter bedeutet. Autokonfiguration bedeutet also die automatische Installation aller notwendigen RAM-Parameter, deren Verwendung empfohlen wird, inkl. wenn Ihr Setup-Experiment fehlgeschlagen ist. Damit Sie die Arbeit von RAM (so wird RAM anders genannt) korrigieren können, müssen Sie die Option zum automatischen Installieren der Konfiguration deaktivieren. Der Parameter DRAM Read Timing gibt die Anzahl der Zyklen an, die das System beim Prozess des Zugriffs auf den RAM verbringt. Denken Sie daran, je niedriger dieser Indikator ist, desto höher ist die Leistung des Systems selbst. Der CAS Delay-Parameter ist dem vorherigen Parameter etwas ähnlich. Die Reduzierung dieses Indikators führt auch zu einer Leistungssteigerung des gesamten Systems.

Bei der Parametrierung des Arbeitsspeichers im BIOS ist äußerste Vorsicht geboten, da eine zu starke Reduzierung der Zyklen und Verzögerungen dazu führen kann, dass das gesamte System instabil arbeitet. Es ist notwendig, solche Parameter anzugeben, die einen gewissen Spielraum für die Arbeitsgeschwindigkeit schaffen können.

Vergessen Sie am Ende, nachdem Sie die gewünschten Einstellungen vorgenommen haben, nicht, alle Änderungen im BIOS-Setup zu speichern. Starten Sie dann das System neu.

Versuchen wir, die Northbridge des Chipsatzes zu konfigurieren, die den Betrieb von Hochgeschwindigkeits-Systemkomponenten gewährleistet: Prozessor, Cache-Speicher, RAM und Videosystem. Normalerweise werden diese Optionen im Abschnitt Erweiterte Chipsatzfunktionen und in BIOS-Versionen mit einer horizontalen Menüleiste gesammelt - im Menü Erweitert oder ähnlich.

Auf einigen Gigabyte-Motherboards sind einige der Chipsatzeinstellungen ausgeblendet, und um darauf zuzugreifen, müssen Sie die Tasten Strg + Fl drücken, nachdem Sie das BIOS-Setup aufgerufen haben.

RAM ist eine der wichtigsten Komponenten des Systems, die einen erheblichen Einfluss auf die Geschwindigkeit und Stabilität des Computers hat. Speichermodule arbeiten nach komplexen Algorithmen und erfordern die richtige Einstellung von Betriebsfrequenzen und verschiedenen Zeitintervallen. Für den normalen (nicht übertakteten) Modus des Systems muss der Speicher nicht manuell angepasst werden, da in modernen Speichermodulen alle erforderlichen Parameter automatisch eingestellt werden. Mit dem BIOS-Setup können Sie die automatische Abstimmung ausschalten und alle Parameter manuell einstellen. In diesem Fall können Sie die Leistung des Systems verbessern, müssen jedoch die volle Verantwortung für die Stabilität seines Betriebs übernehmen.

Die meisten Computer verwenden SDRAM-, DDR- oder DDR2/3-Speicher. Der Speicher des EDO- und FPM-Standards in Form von SIMM-Modulen ist veraltet und wir werden unser Gehirn nicht damit verstopfen.

BIOS-Setup, RAM, RAM-Timings.

Der Arbeitsspeicher arbeitet mit Steuersignalen des Speichercontrollers, der sich in der Northbridge des Chipsatzes (Intel) oder direkt im Prozessor (Athlon 64/FX/X2 und Phenom) befindet. Um auf eine bestimmte Speicherzelle zuzugreifen, erzeugt der Controller eine Folge von Signalen mit einigen Verzögerungen zwischen ihnen. Die Verzögerungen sind notwendig, damit das Speichermodul Zeit hat, den aktuellen Befehl auszuführen und sich auf den nächsten vorzubereiten. Diese Verzögerungen werden Timings genannt und normalerweise in Speicherbuszyklen gemessen.

Wenn die Timings zu hoch sind, führt der Speicherchip alle erforderlichen Aktionen aus und wartet einige Zeit im Leerlauf auf den nächsten Befehl. In diesem Fall ist der Speicher langsamer, aber stabiler. Bei zu kleinen Timings kann das Speichermodul seine Aufgaben nicht korrekt erfüllen, was zu einem Absturz des Programms oder des gesamten Betriebssystems führt. Manchmal bootet der Computer bei solchen Timings überhaupt nicht, dann müssen Sie ihn mit einem Jumper auf der Systemplatine zurücksetzen.

Jedes Speichermodul hat seine eigenen Timings, bei denen der Hersteller einen schnellen und stabilen Speicherbetrieb garantiert. Diese Werte werden in einem speziellen Chip namens SPD (Serial Presence Detect) aufgezeichnet. Anhand der SPD-Informationen kann das BIOS automatisch jedes Speichermodul konfigurieren, das vom Motherboard-Chipsatz unterstützt wird.

Bei den meisten BIOS-Versionen können Sie die Verwendung von SPD deaktivieren und den Speicher manuell konfigurieren. Sie können versuchen, die Timings zu verringern, um den Speicher zu beschleunigen, aber danach sollten Sie das System sorgfältig testen.

Für moderne SDRAM- und DDR-Speichermodule gibt es vier Haupttimings und einen Speichercontroller-Betriebsparameter. Um ihr Wesen zu verstehen, betrachten wir kurz die Funktionsweise des Speichercontrollers.

1. Der Zugriffszyklus auf eine bestimmte Speicherzelle beginnt damit, dass die Steuerung das Abtastsignal RAS # (Row Address Strobe) auf Low setzt und die Zeilenadresse auf den Adressleitungen setzt. Nach Empfang dieses Befehls beginnt das Speichermodul mit dem Vorgang des Öffnens der Leitung, deren Adresse über die Adressleitungen übertragen wurde.

2. Nach einer bestimmten Zeitspanne, die zum Öffnen der ausgewählten Zeile erforderlich ist, setzt die Speichersteuerung das CAS#-Abtastsignal (Column Address Strobe) auf Low. Die Adresszeilen enthalten bereits die Adresse der zu öffnenden Spalte.

3. Einige Zeit nachdem das CAS#-Signal gegeben wurde, beginnt das Speichermodul mit der Übertragung der angeforderten Daten.

4. Um die Leitung zu schließen, deaktiviert die Speichersteuerung die RAS#- und CAS#-Signale, indem sie die entsprechenden Pins auf High setzt. Danach beginnt das Wiederaufladen der geschlossenen Reihe, aber die Übertragung des Datenpakets kann abgeschlossen werden.

5. Wenn Sie Daten aus einer anderen Reihe lesen müssen, kann ein Abrufsignal für eine neue Reihe (RAS#) nur einige Zeit nach dem Schließen der vorherigen Reihe gegeben werden, was notwendig ist, um die geschlossene Reihe wieder aufzuladen.

In Übereinstimmung mit der obigen vereinfachten Beschreibung werden die folgenden Zeitpunkte unterschieden (in der Reihenfolge ihrer Wichtigkeit):

• tCL oder CAS#-Latenz – die Verzögerung zwischen der Signalisierung des CAS#-Spaltenabrufsignals und dem Start der Datenübertragung, d. h. zwischen den Stufen 2 und 3;

• tRCD oder RAS#-zu-CAS#-Verzögerung – Verzögerung zwischen dem RAS#-Zeilenabrufsignal und dem CAS#-Spaltenabrufsignal (Stufen 1 und 2);

□ tRP oder RAS# Precharge – Verzögerung zum Wiederaufladen einer Reihe, nachdem sie geschlossen wurde (Stufen 4 und 5);

□ tRAS oder Active to Precharge Delay – die Mindestzeit zwischen Befehlen zum Öffnen und Schließen einer Leitung (Stufen 1-4);

□ CR oder Befehlsrate – ein zusätzlicher Parameter, der die Anzahl der Taktzyklen für die Übertragung eines Befehls von der Steuerung zum Speicher angibt. Sie hat einen erheblichen Einfluss auf die Leistung moderner Speichermodule und kann einen Wert von 1 oder 2 Zyklen annehmen.

Bei der Angabe der Eigenschaften eines Speichermoduls werden die Timings normalerweise nach folgendem Schema angegeben: tCL-tRCD-tRP-tRAS-CR, z. B. ein Kingston-Speichermodul, 1 GB DDR2 PC2-5300 hat im Normalmodus ein Timing von 4- 4-4-12-1T. Der Command Rate (CR)-Parameter darf nicht angegeben werden, in diesem Fall werden die Timings als eine Folge von vier Zahlen (4-4-4-12) aufgezeichnet. Wenn wir die Anzahl der Taktgeneratorimpulse zwischen den Hauptphasen des Controllerbetriebs zählen, erhalten wir ein 2-3-3-7-Zeitschema, das typisch für DDR-Speicher ist.

Als Referenz:

Bei der Analyse der DDR- und DDR2-Speichertimings könnte man denken, dass DDR2-Speicher langsamer als DDR ist. Dies ist jedoch nicht der Fall, da DDR2 mit der doppelten Frequenz arbeitet und Timings in Taktzyklen gemessen werden. Beispielsweise benötigen zwei Taktzyklen bei 200 MHz die gleiche Zeit in Nanosekunden wie vier Taktzyklen bei 400 MHz. Daher arbeitet DDR2-Speicher mit 4-4-4-12-Timings ungefähr mit denselben Verzögerungen wie 2-2-2-6-Speicher. Ähnliche Schlussfolgerungen können gezogen werden, wenn man die Timings von DDR2- und DDR3-Speicher vergleicht.

Die Anzahl der verfügbaren Optionen zum Konfigurieren des Arbeitsspeichers kann für verschiedene Motherboard-Modelle stark variieren, selbst für solche, die auf demselben Chipsatz hergestellt wurden. Auf dieser Basis lassen sich Mainboards in drei Kategorien einteilen.

□ Minimale Anpassungskarten. Diese Situation ist typisch für preiswerte Boards, die für Einsteiger-Computer entwickelt wurden. In der Regel besteht die Möglichkeit, die Speicherfrequenz und ggf. ein oder zwei Timings einzustellen. Solche Boards haben begrenzte Übertaktungsfähigkeiten.

□ Karten mit der Möglichkeit, grundlegende Parameter zu konfigurieren. Es ist möglich, die Betriebsfrequenz und die Hauptzeiten einzustellen, die oben aufgeführt wurden. Dieser Parametersatz ist typisch für die meisten Boards und ermöglicht das Übertakten des Systems. Speichereinstellungen können in einem separaten Abschnitt gesammelt oder direkt im Abschnitt angeordnet werdenErweiterte Chipsatzfunktionen. Einige Boards haben einen speziellen Abschnitt zum Optimieren und Übertakten, und die Speichereinstellungen können darin enthalten sein.

□ Boards mit erweiterten Funktionen. Der Algorithmus des Betriebs des Speichercontrollers wurde oben in einer stark vereinfachten Form angegeben, aber tatsächlich interagiert der Speichercontroller mit dem Speichermodul gemäß einem sehr komplexen Algorithmus, der zusätzlich zu dem Obigen viele zusätzliche Timings verwendet. Manchmal finden Sie Motherboards mit einem erweiterten Satz von Parametern, mit denen Sie eine feinere Speicheroptimierung durchführen und effizient übertakten können.

DRAM-Timing wählbar, Timing-Modus

Dies ist der Hauptparameter zum Einrichten von RAM, mit dem der manuelle oder automatische Modus ausgewählt wird.

Mögliche Werte:

1. Durch SPD (Auto) - Parameter von Speichermodulen werden automatisch mit Daten vom SPD-Chip eingestellt; Dies ist der Standardwert und sollte nicht geändert werden, es sei denn, dies ist unbedingt erforderlich.

2. Manuell - Parameter von Speichermodulen werden manuell eingestellt. Wenn Sie diesen Wert auswählen, können Sie die Einstellungen für Betriebsfrequenzen und Speichertimings ändern. Durch manuelles Tuning des Arbeitsspeichers können Sie seine Arbeit beschleunigen, gleichzeitig können jedoch Fehler im System auftreten.

Konfigurieren Sie das DRAM-Timing nach SPD, das Speicher-Timing nach SPD

Die Bedeutung dieser Parameter ist dem oben besprochenen DRAM-Timing völlig ähnlich.

Auswählbar und die möglichen Werte sind:

1. Enabled (On) – RAM-Parameter werden automatisch gemäß den SPD-Daten eingestellt;

2. Deaktiviert (Aus) – RAM wird manuell konfiguriert.

Speicherfrequenz, DRAM-Frequenz, Memclock-Indexwert, Max. Memclock

Der Parameter zeigt die Frequenz des RAM an oder stellt sie ein. Diese Frequenz wird nach Angaben der SPD in den meisten Fällen automatisch eingestellt. Durch manuelles Tuning können Sie den Speicher beschleunigen, aber nicht jedes Modul wird stabil arbeiten.

Mögliche Werte:

1. Auto - Die RAM-Frequenz wird automatisch gemäß den SPD-Daten eingestellt (standardmäßig);

2. 100.120.133 (PC100, PC133) - mögliche Werte für SDRAM-Speicher;

3. 200, 266, 333, 400, 533 (DDR266, DDR333, DDR400, DDR533) - mögliche Werte für DDR-Speicher;

4. DDR2-400, DDR2-566, DDR2-667, DDR2-800, DDR2-889, DDR2-1067 - Werte für DDR2-Speicher.

Je nach verwendetem Chipsatz kann die Liste der verfügbaren Werte von der angegebenen abweichen; es werden nur die Frequenzen aufgelistet, die von der Platine unterstützt werden.

Bei einigen Boards ist dieser Parameter schreibgeschützt, und um die Speicherfrequenz zu ändern, verwenden Sie den unten beschriebenen Parameter FSB / Memory Ratio. Bei ASRock Mainboards muss die Flexibility Option deaktiviert werden, um den Speicher manuell zu konfigurieren.

FSB/Speicherverhältnis, Systemspeichermultiplikator

Der Parameter bestimmt das Verhältnis (Multiplikator) zwischen der FSB-Frequenz und der Speicherfrequenz. Dieser Parameter kann anstelle des oben besprochenen Parameters Memory Frequency verwendet werden, um die Frequenz des RAM einzustellen.

Mögliche Werte:

1. Auto - das Verhältnis zwischen FSB und Speicherfrequenz wird automatisch entsprechend den SPD-Daten angepasst;

2. 1:1; 1:1, 2; 1:1,5; 1:1, 66; 1:2, 3:2; 5:4 - Wenn Sie einen dieser Werte auswählen, können Sie das Verhältnis zwischen FSB- und Speicherfrequenzen manuell einstellen. Bei der Berechnung der Speicherfrequenz ist zu berücksichtigen, dass die FSB-Frequenz unter Berücksichtigung der vierfachen Multiplikation (Effektivwert) und die DDR-Frequenz unter Berücksichtigung der zweifachen angegeben werden kann. Bei einer effektiven FSB-Frequenz von 1066 MHz und einem Multiplikator von 1:1,5 beträgt die resultierende Speicherfrequenz beispielsweise (1066:4) x 1,5 x 2 - 800 MHz. Je nach Platinenmodell können sich die Verhältnisse leicht von den oben genannten unterscheiden;

3.2.00; 2,50; 2, 66; 3,00; 3, 33; 4,00 - bei Vorhandensein einer solchen Serie wird die Speicherfrequenz berechnet, indem die tatsächliche FSB-Frequenz mit dem ausgewählten Koeffizienten multipliziert wird;

4. Sync Mode - der Speicher arbeitet synchron mit der FSB-Frequenz.

CAS# Latenz, tCL, DRAM CAS# Latenz

Dieser Parameter legt die Verzögerungen zwischen dem CAS#-Spaltenabrufsignal und dem Beginn der Datenübertragung fest. Diese Verzögerung ist notwendig, damit das Speichermodul den Inhalt des angeforderten Speicherplatzes zur Übertragung erzeugen kann. Das manuelle Einstellen niedriger CAS#-Latenzwerte erhöht die Geschwindigkeit des Moduls, dh es wird übertaktet.

Mögliche Werte:

1. 1, 5; 2; 2, 5; 3 - für DDR-Speicher. Kleinere Werte entsprechen einem schnelleren Speicherbetrieb, allerdings können nicht alle Module mit solchen Werten arbeiten;

2. 3; 4; 5; 6 - für DDR2-Speicher. Wie im Fall von DDR wird die Speicherbeschleunigung erreicht, indem der Wert von tCL verringert wird.

In einigen BIOS-Versionen wird dem numerischen Wert der Timings eine Maßeinheit hinzugefügt, beispielsweise 5T (5 DRAM Clocks).

tRCD, RAS#-zu-CAS#-Verzögerung, DRAM-RAS-zu-CAS-Verzögerung

Dieser Parameter ändert die Verzögerungszeit zwischen dem Zeilenabrufsignal RAS# und dem Spaltenabrufsignal CAS#. Diese Verzögerung ist notwendig, damit das Speichermodul Zeit hat, die benötigte Leitung zu ermitteln und zu aktivieren. Je kleiner der Wert von tRCD ist, desto schneller erfolgt der Zugriff auf die Zelle, allerdings können wie bei CAS Latency zu niedrige Werte zu Speicherinstabilität führen.

Mögliche Werte sind 1 bis 7 Zyklen. Sie definieren die Verzögerungszeit zwischen den Signalen CAS# und RAS#. Je kleiner der Wert von tRCD ist, desto schneller erfolgt der Zugriff auf die Zelle, allerdings können wie bei CAS Latency zu niedrige Werte zu Speicherinstabilität führen.
BIOS Setup, tRP, DRAM RAS# Precharge, RAS Precharge, SDRAM RAS Precharge, Row Precharge Time

Der Parameter gibt die minimal zulässige Zeit zum Wiederaufladen der Zeile an, nachdem sie geschlossen wurde. Mit anderen Worten, es definiert eine Pause zwischen dem Schließen einer Reihe und dem Öffnen einer anderen mit einem neuen RAS#-Signal. Kleinere Werte dieser Einstellung lassen den Speicher schneller laufen, aber zu niedrige Werte können dazu führen, dass der Speicher instabil wird.

Mögliche Werte sind 1 bis 7 Zyklen. Sie bedeuten die Mindestzeit in Zyklen zum Wiederaufladen des Strings und zum Erzeugen eines neuen RAS-Signals.

tRAS, Aktiv-zu-Vorladen-Verzögerung, DRAM RAS#-Aktivieren zum Vorladen, Min. RAS#-Aktivzeit

Der Parameter legt die Mindestzeit zwischen dem Befehl zum Aktivieren der Reihe und dem Befehl zum Schließen fest, dh die Zeit, während der die Reihe geöffnet werden kann. Wenn Sie diesen Parameter zu hoch einstellen, verringert sich die Leistung geringfügig, da das Schließen der Zelle zusätzliche Zeit in Anspruch nimmt. Um die Leistung zu verbessern, versuchen Sie, den Mindestwert von tRAS festzulegen, oder wählen Sie ihn experimentell aus. Laut Informationen aus verschiedenen Quellen beeinflusst der tRAS-Parameter die Gesamtspeicherleistung nicht wesentlich, und die beste Option hängt vom Typ des Chipsatzes ab.

Mögliche Werte sind 3 bis 18 Zyklen. Sie bestimmen die erforderliche Verzögerungszeit.

DRAM-Befehlsrate, IT/2T-Speichertiming

Der Parameter legt die Verzögerung beim Senden von Befehlen von der Steuerung an den Speicher fest. Mögliche Werte:

1. 2t (2t-Befehl) – der Verzögerungswert ist gleich zwei Zyklen; normalerweise standardmäßig eingestellt und entspricht einer niedrigeren Geschwindigkeit, aber einem zuverlässigeren Speicherbetrieb;

2. IT (IT-Befehl) - Einstellen einer Verzögerung von einem Zyklus, manchmal können Sie damit die Geschwindigkeit des RAM erhöhen. Die Möglichkeit eines normalen Speicherbetriebs bei diesem Wert hängt stark vom Chipsatz und Speichermodul ab und erfordert manchmal eine experimentelle Überprüfung. Es wird nicht empfohlen, 1T einzustellen, wenn der Speicher mit hohen Taktraten läuft oder mehrere Speichermodule gleichzeitig verwendet werden.

2T-Befehl

Der Parameter ist der oben besprochenen DRAM Command Rate völlig ähnlich, hat aber die folgenden Werte:

1. Auto - Befehlsverzögerung wird gemäß SPD-Daten eingestellt;

2. Aktiviert – eine Verzögerung von 2 Zyklen ist eingestellt;

3. Deaktiviert – die Verzögerung ist auf 1 Zyklus eingestellt.
Zusätzliche Speichertimings

Wie bereits erwähnt, verfügen einige Motherboards über erweiterte Optionen für Speichereinstellungen, und die Anzahl der verfügbaren Timings kann ein Dutzend und manchmal zwei Dutzend erreichen. Zusätzliche Timings haben einen geringeren Einfluss auf die Leistung als die oben besprochenen grundlegenden Timings, daher sollten sie in den meisten Fällen auf der Standardeinstellung belassen werden. Wenn Sie Zeit und Lust zum Experimentieren haben, können Sie mit ihrer Hilfe die Leistung des Speichersystems leicht steigern.

Werfen wir einen kurzen Blick auf die Bedeutung zusätzlicher Timings.

□ tRRD (RAS-zu-RAS-Verzögerung) – Verzögerung zwischen der Aktivierung von Zeilen verschiedener Bänke.

□ tRC (Row Cycle Time), Row Active Time, Raw Pulse Width – Dauer des Speicherzeilenzyklus. Ein vollständiger Zyklus besteht aus der Zeit vom Beginn der Aktivierung der Reihe bis zu ihrem Schließen (tRAS) und der Verzögerung für die Bildung eines neuen RAS#-Signals (tRP), d. h. tRC = tRAS + tRP.

□ tWR (Write Recovery Time) – die Verzögerung zwischen dem Abschluss einer Schreiboperation und dem Beginn des Vorladens.

□ tWTR (Schreib-Lese-Verzögerung) – die Verzögerung zwischen dem Abschluss einer Schreiboperation und dem Beginn einer Leseoperation.

□ tRTP (Vorladezeit) – Intervall zwischen Lese- und Vorladebefehlen.

□ tREF (Refresh Period) – Häufigkeit der Speicheraktualisierung. Kann in Ticks oder Mikrosekunden eingestellt werden.

□ tRFC (ROW Refresh Cycle Time) – Die minimale Zeit zwischen einem Zeilen-Refresh-Befehl (Refresh) und einem Wakeup-Befehl oder einem anderen Refresh-Befehl. In einigen BIOS-Versionen ist es möglich, dieses Timing für jedes Speichermodul einzustellen, und die Parameter heißen jeweils Trfá 0/½/3 für DIMM 0/½/3.

Wichtig:

Das erfolglose Ändern eines der Speichertimings kann zu einem instabilen Computerbetrieb führen, daher sollten Sie beim ersten Fehler die Standardtimings einstellen.
Bank-Interleave

Der Parameter legt den Interleaving-Modus beim Zugriff auf Speicherbänke fest. In diesem Modus wird die Regenerierung einer Bank zur gleichen Zeit durchgeführt, zu der der Prozessor mit einer anderen Bank arbeitet. Speichermodule mit 64 MB oder mehr haben normalerweise vier Bänke, und die Aktivierung dieser Einstellung beschleunigt den Speicher.

Mögliche Werte:

1. Auto - der Wechselmodus wird automatisch konfiguriert;

2. 2 Way, 4 Way - einer dieser Werte stellt den Zwei- oder Vierbank-Interleaving-Modus ein; Es wird empfohlen, 4-Wege zu verwenden, um die höchste Leistung zu erzielen. 2-Wege kann erforderlich sein, wenn nur ein Dual-Bank-Speichermodul im System vorhanden ist.

3. Deaktivieren – Der Interleaving-Modus ist deaktiviert, wodurch die Speicherbandbreite reduziert wird.

DRAM-Burst-Länge, Burst-Länge

Der Parameter legt die Datenpaketgröße beim Lesen aus dem RAM fest.

Mögliche Werte sind 4, 8. Sie definieren die Länge des Datenpakets. Bei 8 sollte theoretisch mehr Speicherleistung geboten werden, die Praxis zeigt aber, dass der Unterschied günstig ist.

Die Hauptmerkmale von RAM (Volumen, Frequenz, Zugehörigkeit zu einer der Generationen) können durch einen weiteren wichtigen Parameter ergänzt werden - Timings. Was sind Sie? Können sie in den BIOS-Einstellungen geändert werden? Wie macht man es aus Sicht eines stabilen Computerbetriebs am richtigsten?

Was sind RAM-Timings?

Das RAM-Timing ist das Zeitintervall, während dessen der vom RAM-Controller gesendete Befehl ausgeführt wird. Diese Einheit wird in der Anzahl der Zyklen gemessen, die vom Rechenbus übersprungen werden, während das Signal verarbeitet wird. Die Essenz der Timings ist leichter zu verstehen, wenn Sie das Design von RAM-Chips verstehen.

Der Arbeitsspeicher eines Computers besteht aus einer großen Anzahl interagierender Zellen. Jeder hat seine eigene bedingte Adresse, an der der RAM-Controller darauf zugreift. Zellkoordinaten werden normalerweise mit zwei Parametern angegeben. Herkömmlicherweise können sie als Anzahl von Zeilen und Spalten (wie in einer Tabelle) dargestellt werden. Gruppen von Adressen wiederum werden kombiniert, um es dem Controller "bequemer" zu machen, eine bestimmte Zelle in einem größeren Datenbereich (manchmal als "Bank" bezeichnet) zu finden.

Somit wird die Anforderung von Speicherressourcen in zwei Stufen durchgeführt. Zunächst sendet der Controller eine Anfrage an die „Bank“. Es fragt dann nach der "Zeilen"-Nummer der Zelle (durch Senden eines Signals wie RAS) und wartet auf eine Antwort. Die Wartezeit ist das RAM-Timing. Sein gebräuchlicher Name ist RAS to CAS Delay. Aber das ist noch nicht alles.

Um sich auf eine bestimmte Zelle zu beziehen, benötigt der Controller auch die Nummer der ihm zugeordneten "Spalte": Es wird ein anderes Signal gesendet, z. B. CAS. Die Zeit, während der der Controller auf eine Antwort wartet, ist auch das Timing des RAM. Es heißt CAS-Latenz. Und das ist noch nicht alles. Einige IT-Experten interpretieren das Phänomen der CAS-Latenz lieber etwas anders. Sie glauben, dass dieser Parameter angibt, wie viele Einzelzyklen bei der Verarbeitung von Signalen nicht von der Steuerung, sondern vom Prozessor durchlaufen werden sollen. Aber laut Experten sprechen wir in beiden Fällen im Prinzip über dasselbe.

Der Controller arbeitet in der Regel mehr als einmal mit derselben "Leitung", auf der sich die Zelle befindet. Bevor es jedoch erneut aufgerufen wird, muss es die vorherige Anforderungssitzung schließen. Und erst danach zur Wiederaufnahme der Arbeit. Das Zeitintervall zwischen dem Abschluss und einem neuen Anruf auf der Leitung ist ebenfalls Zeitmessung. Es heißt RAS Precharge. Bereits der dritte in Folge. Das ist alles? Nein.

Nach der Arbeit mit der Zeichenfolge muss der Controller, wie wir uns erinnern, die vorherige Anforderungssitzung schließen. Das Zeitintervall zwischen der Aktivierung des Zugriffs auf die Leitung und ihrem Schließen ist auch die Taktung des RAM. Sein Name ist Active to Precharge Delay. Im Grunde ist das alles.

Somit haben wir 4 Timings gezählt. Dementsprechend werden sie immer vierstellig geschrieben, zum Beispiel 2-3-3-6. Neben ihnen gibt es übrigens noch einen weiteren gemeinsamen Parameter, der den Arbeitsspeicher des Computers charakterisiert. Es geht um den Befehlsratenwert. Es zeigt die minimale Zeit, die der Controller benötigt, um von einem Befehl zum anderen zu wechseln. Das heißt, wenn der Wert für CAS Latency 2 ist, beträgt die Zeitverzögerung zwischen einer Anfrage vom Prozessor (Controller) und der Antwort des Speichermoduls 4 Zyklen.

Timings: Reihenfolge der Platzierung

In welcher Reihenfolge befinden sich die Zeitangaben in dieser Zahlenreihe? Es ist fast immer (und das ist eine Art Industriestandard) wie folgt: Die erste Ziffer ist CAS-Latenz, die zweite ist RAS-zu-CAS-Verzögerung, die dritte ist RAS-Vorladung und die vierte ist Active-to-Precharge-Verzögerung. Wie oben erwähnt, wird manchmal der Parameter Command Rate verwendet, sein Wert ist der fünfte in Folge. Aber wenn für die vier vorherigen Indikatoren die Streuung der Zahlen ziemlich groß sein kann, dann sind für CR in der Regel nur zwei Werte möglich - T1 oder T2. Das erste bedeutet, dass die Zeit von dem Moment an, wenn der Speicher aktiviert wird, bis er bereit ist, auf Anfragen zu antworten, 1 Zyklus sein sollte. Nach dem zweiten - 2.

Worüber sprechen die Zeiten?

Wie Sie wissen, ist die Größe des Arbeitsspeichers einer der wichtigsten Leistungsindikatoren dieses Moduls. Je größer es ist, desto besser. Ein weiterer wichtiger Parameter ist die Frequenz des RAM. Auch hier ist alles klar. Je höher es ist, desto schneller arbeitet der Arbeitsspeicher. Was ist mit den Zeiten?

Für sie gelten andere Regeln. Je kleiner die Werte jedes der vier Timings sind, desto besser, desto produktiver ist der Speicher. Und desto schneller arbeitet der Computer. Wenn zwei Module mit der gleichen Frequenz unterschiedliche RAM-Timings haben, dann wird sich auch ihre Leistung unterscheiden. Wie wir oben bereits definiert haben, werden die von uns benötigten Werte in Zyklen ausgedrückt. Je weniger davon, desto schneller erhält der Prozessor eine Antwort vom RAM-Modul. Und desto früher kann er Ressourcen wie die Frequenz des Arbeitsspeichers und sein Volumen "nutzen".

Timings ab Werk oder eigene?

Die meisten PC-Benutzer ziehen es vor, die Timings zu verwenden, die bereits auf dem Förderband eingestellt sind (oder die automatische Abstimmung ist in den Motherboard-Optionen eingestellt). Viele moderne Computer haben jedoch die Möglichkeit, die gewünschten Parameter manuell einzustellen. Das heißt, wenn niedrigere Werte benötigt werden, können diese in der Regel hingelegt werden. Aber wie kann man die RAM-Timings ändern? Und das so, dass das System stabil läuft? Und vielleicht gibt es Fälle, in denen es besser ist, erhöhte Werte zu wählen? Wie stellt man RAM-Timings optimal ein? Jetzt werden wir versuchen, diese Fragen zu beantworten.

Zeiten einrichten

Die werksseitigen Timings werden in einen eigenen Bereich des RAM-Chips geschrieben. Es heißt SPD. Mit den Daten daraus passt das BIOS-System den Arbeitsspeicher an die Konfiguration des Motherboards an. In vielen modernen BIOS-Versionen können die Standard-Timing-Einstellungen angepasst werden. Fast immer geschieht dies programmgesteuert - über die Systemschnittstelle. Das Ändern der Werte von mindestens einem Timing ist bei den meisten Motherboard-Modellen verfügbar. Es gibt wiederum Hersteller, die eine Feinabstimmung von RAM-Bausteinen über eine weitaus größere Anzahl von Parametern als die oben genannten vier Typen ermöglichen.

Um in den Bereich der gewünschten Einstellungen im BIOS zu gelangen, müssen Sie dieses System eingeben (die DEL-Taste unmittelbar nach dem Einschalten des Computers) und den Menüpunkt Advanced Chipset Settings auswählen. Als nächstes finden wir unter den Einstellungen die Zeile DRAM Timing Selectable (klingt vielleicht etwas anders, aber ähnlich). Wir vermerken darin, dass die Timings (SPD) manuell eingestellt werden (Manual).

Wie finde ich das im BIOS eingestellte Standard-RAM-Timing heraus? Dazu finden wir in den benachbarten Einstellungen Parameter, die mit CAS Latency, RAS to CAS, RAS Precharge und Active To Precharge Delay übereinstimmen. Spezifische Timings hängen in der Regel von der Art der auf dem PC installierten Speichermodule ab.

Durch Auswahl der entsprechenden Optionen können Sie die Zeiten festlegen. Experten empfehlen, die Zahlen ganz allmählich zu senken. Sie sollten, nachdem Sie die gewünschten Indikatoren ausgewählt haben, das System neu starten und auf Stabilität testen. Wenn der Computer nicht funktioniert, müssen Sie zum BIOS zurückkehren und die Werte einige Stufen höher einstellen.

Timing-Optimierung

Also, RAM-Timings – was sind die besten Werte, die sie einstellen können? Die optimalen Zahlen werden fast immer im Rahmen praktischer Versuche ermittelt. Der Betrieb eines PCs ist nicht nur mit der Qualität der Funktion der RAM-Module verbunden und nicht nur mit der Geschwindigkeit des Datenaustauschs zwischen ihnen und dem Prozessor. Viele andere Eigenschaften eines PCs sind wichtig (bis hin zu solchen Nuancen wie einem Computerkühlsystem). Daher hängt die praktische Effektivität des Änderns von Timings von der spezifischen Hardware- und Softwareumgebung ab, in der der Benutzer die RAM-Module konfiguriert.

Das generelle Muster haben wir bereits genannt: Je niedriger die Timings, desto schneller der PC. Aber das ist natürlich das ideale Szenario. Timings mit reduzierten Werten können wiederum nützlich sein, wenn Motherboard-Module "übertaktet" werden - ihre Frequenz künstlich erhöht wird.

Tatsache ist, dass der Computer möglicherweise instabil arbeitet, wenn Sie die RAM-Chips im manuellen Modus mit zu großen Koeffizienten beschleunigen. Es ist durchaus möglich, dass die Timing-Einstellungen so falsch eingestellt sind, dass der PC überhaupt nicht booten kann. Dann müssen Sie höchstwahrscheinlich die BIOS-Einstellungen mit der Hardwaremethode "zurücksetzen" (mit hoher Wahrscheinlichkeit, dass Sie sich an ein Servicecenter wenden).

Höhere Werte für Timings wiederum können, indem sie den PC etwas verlangsamen (aber nicht so sehr, dass die Betriebsgeschwindigkeit auf den Modus gebracht wurde, der dem „Overclocking“ vorausging), dem System Stabilität verleihen.

Einige IT-Experten haben ausgerechnet, dass RAM-Module mit einem CL von 3 etwa 40 % weniger Latenz beim Austausch der entsprechenden Signale liefern als solche mit CL von 5. Natürlich vorausgesetzt, dass die Taktfrequenz auf beiden anderen gleich ist.

Zusätzliche Zeiten

Wie wir bereits gesagt haben, gibt es bei einigen modernen Modellen von Motherboards Möglichkeiten für eine sehr feine Abstimmung des Arbeitsspeichers. Hier geht es natürlich nicht darum, den Arbeitsspeicher zu erhöhen - dieser Parameter ist natürlich der Werksparameter und kann nicht geändert werden. Allerdings haben die von einigen Herstellern angebotenen RAM-Settings sehr interessante Features, mit denen Sie Ihren PC deutlich beschleunigen können. Wir werden diejenigen betrachten, die sich auf Timings beziehen, die zusätzlich zu den vier Hauptzeiten konfiguriert werden können. Eine wichtige Nuance: Je nach Motherboard-Modell und BIOS-Version können die Namen der einzelnen Parameter von denen abweichen, die wir jetzt in den Beispielen angeben.

1. RAS-zu-RAS-Verzögerung

Dieses Timing ist verantwortlich für die Verzögerung zwischen den Momenten, wenn Zeilen aus verschiedenen Konsolidierungsbereichen von Zellenadressen (das heißt "Banken") aktiviert werden.

2. Zeilenzykluszeit

Dieses Timing gibt das Zeitintervall wieder, während dessen ein Zyklus innerhalb einer einzelnen Zeile dauert. Das heißt, vom Moment seiner Aktivierung bis zum Arbeitsbeginn mit einem neuen Signal (mit einer Zwischenphase in Form des Schließens).

3.Wiederherstellungszeit schreiben

Dieses Timing spiegelt das Zeitintervall zwischen zwei Ereignissen wider – dem Abschluss des Zyklus des Schreibens von Daten in den Speicher und dem Beginn des elektrischen Signals.

4. Schreib-Lese-Verzögerung

Dieses Timing zeigt, wie viel Zeit zwischen dem Abschluss des Schreibzyklus und dem Moment, in dem das Lesen der Daten beginnt, vergehen sollte.

In vielen BIOS-Versionen ist auch die Option Bank Interleave verfügbar. Indem Sie es auswählen, können Sie den Prozessor so konfigurieren, dass er gleichzeitig auf dieselben „Bänke“ von RAM zugreift und nicht der Reihe nach. Standardmäßig arbeitet dieser Modus automatisch. Sie können jedoch versuchen, einen Parameter vom Typ 2 Way oder 4 Way einzustellen. Dadurch können Sie 2 bzw. 4 „Bänke“ gleichzeitig nutzen. Das Deaktivieren des Bank Interleave-Modus wird ziemlich selten verwendet (dies ist normalerweise mit der PC-Diagnose verbunden).

Timings einstellen: die Nuancen

Lassen Sie uns einige Funktionen nennen, die sich auf den Betrieb von Timings und deren Einstellungen beziehen. Laut einigen IT-Spezialisten ist in einer Reihe von vier Ziffern die erste die wichtigste, dh das CAS-Latenz-Timing. Wenn der Nutzer also wenig Erfahrung im „Übertakten“ von RAM-Modulen hat, sollten sich Experimente wohl darauf beschränken, Werte nur für das erste Timing einzustellen. Obwohl diese Sichtweise nicht allgemein akzeptiert wird. Viele IT-Experten neigen dazu zu glauben, dass die anderen drei Timings nicht weniger wichtig in Bezug auf die Geschwindigkeit der Interaktion zwischen RAM und Prozessor sind.

Bei einigen Modellen von Motherboards im BIOS können Sie die Leistung von RAM-Chips in mehreren grundlegenden Modi anpassen. Tatsächlich handelt es sich dabei um das Einstellen von Timing-Werten nach Vorlagen, die aus Sicht eines stabilen PC-Betriebs akzeptabel sind. Diese Optionen koexistieren normalerweise mit der Option Auto by SPD, und die fraglichen Modi sind Turbo und Ultra. Die erste impliziert eine moderate Beschleunigung, die zweite - das Maximum. Diese Funktion kann eine Alternative zum manuellen Einstellen von Timings sein. Ähnliche Modi sind übrigens in vielen Schnittstellen des erweiterten BIOS-Systems - UEFI - verfügbar. Wie Experten sagen, ist in vielen Fällen die PC-Leistung ausreichend hoch und der Betrieb stabil, wenn Sie die Turbo- und Ultra-Optionen aktivieren.

Uhren und Nanosekunden

Ist es möglich Taktzyklen in Sekunden auszudrücken? Ja. Und dafür gibt es eine ganz einfache Formel. Ticks in Sekunden gelten als eins geteilt durch die vom Hersteller angegebene tatsächliche RAM-Taktrate (obwohl diese Zahl in der Regel durch 2 geteilt werden sollte).

Das heißt, wenn wir zum Beispiel die Takte wissen wollen, die die Timings von DDR3- oder 2-RAM bilden, dann schauen wir uns seine Markierung an. Wenn dort die Zahl 800 angezeigt wird, beträgt die tatsächliche RAM-Frequenz 400 MHz. Dies bedeutet, dass die Dauer des Zyklus der Wert ist, den man erhält, wenn man eins durch 400 dividiert, also 2,5 Nanosekunden.

Timings für DDR3-Module

Einige der modernsten RAM-Module sind DDR3-Chips. Einige Experten glauben, dass solche Indikatoren wie Timings für sie viel weniger wichtig sind als für Chips früherer Generationen - DDR 2 und früher. Tatsache ist, dass diese Module in der Regel mit ausreichend leistungsstarken Prozessoren (wie beispielsweise Intel Core i7) interagieren, deren Ressourcen es Ihnen ermöglichen, seltener auf RAM zuzugreifen. In vielen modernen Chips von Intel sowie in ähnlichen Lösungen von AMD gibt es eine ausreichende Menge an eigenem RAM-Analogon in Form von L2- und L3-Cache. Wir können sagen, dass solche Prozessoren über eine eigene Menge an RAM verfügen, die in der Lage ist, eine erhebliche Menge typischer RAM-Funktionen auszuführen.

Daher ist das Arbeiten mit Timings bei der Verwendung von DDR3-Modulen, wie wir herausgefunden haben, nicht der wichtigste Aspekt des "Übertaktens" (wenn wir uns entscheiden, die PC-Leistung zu beschleunigen). Viel wichtiger für solche Mikroschaltungen sind nur die gleichen Frequenzparameter. Gleichzeitig werden DDR2-RAM-Module und noch frühere technologische Linien noch heute auf Computern installiert (obwohl die weit verbreitete Verwendung von DDR3 nach Meinung vieler Experten natürlich mehr als ein stetiger Trend ist). Daher kann das Arbeiten mit Timings für eine sehr große Anzahl von Benutzern nützlich sein.