Le point le plus important dans la question du fonctionnement précis de l'ordinateur est peut-être la configuration des paramètres de divers sous-systèmes à partir de la configuration du BIOS, qui est tout simplement impossible à passer. Le système d'entrée/sortie principal (BIOS Basic Input Output System) est une sorte de "couche" entre les parties matérielles (composants) et logicielles (système d'exploitation) du PC. Il contient des informations sur les composants installés et les paramètres généraux de l'ensemble du système. Cependant, la plupart des installations ont leurs propres spécificités, déterminant certaines caractéristiques et subtilités du fonctionnement des sous-systèmes qu'elles contrôlent. Le système peut être réglé pour une efficacité maximale en définissant les paramètres appropriés sur les valeurs maximales possibles en termes de performances, mais rien ne garantit que l'ordinateur fonctionnera de manière fiable et sans panne. D'autre part, le système peut être configuré pour une tolérance maximale aux pannes, tout en « rugueux » les performances. Chacun de ces extrêmes a ses avantages et ses inconvénients, ils essaient donc généralement d'atteindre le "juste milieu" en faisant varier les valeurs des paramètres de configuration du BIOS correspondants. Ainsi, vous pouvez obtenir des paramètres parfaitement équilibrés et atteindre les performances les plus élevées possibles tout en garantissant le fonctionnement stable du PC.

Les principaux points à cet égard sont les réglages des paramètres destinés à la configuration de la RAM système (RAM): toutes sortes de retards, modes de fonctionnement spécifiques, schémas de fonctionnement généraux, etc. tout ce qui concerne ce problème peut être trouvé dans la section "Configuration avancée du chipset" (ou "Configuration des fonctionnalités du chipset") dans la configuration du BIOS.

Configuration automatique

Cet élément de la configuration est peut-être le principal, mais il ne se trouve pas dans tous les systèmes plus précisément, sur toutes les cartes mères pour les processeurs compatibles 486 et sur la plupart des cartes mères compatibles Pentium. Il détermine la possibilité de modifications des paramètres du sous-système de mémoire des types FPM DRAM et EDO DRAM, indiquant la durée du cycle d'accès (la période minimale pendant laquelle il est possible d'effectuer un accès cyclique à des adresses arbitraires) aux données : 60ns (optimisé pour les puces mémoire avec un temps d'accès de 60ns), 70ns (optimisé pour les puces mémoire avec un cycle d'accès de 70ns) et Disable (dans ce cas, autoriser la configuration "manuelle" des paramètres disponibles du sous-système mémoire). Avec le transfert de données asynchrone, il est garanti qu'une certaine opération sera terminée dans un laps de temps fixe, car dans ce cas, le fonctionnement de la mémoire n'est pas lié à la fréquence du bus système. Par conséquent, si des données apparaissent immédiatement après le front du signal d'horloge système, elles ne seront lues qu'à l'arrivée du front suivant de l'impulsion d'horloge. Les valeurs de 60/70 ns dans cet élément indiquent au système qu'il est nécessaire d'utiliser les préréglages saisis à l'avance par le fabricant de la carte mère, qui assurent un fonctionnement stable de la mémoire, en fonction de la durée du cycle d'accès définie. Il est clair qu'une partie des performances maximales possibles est certainement perdue dans ce cas. Par conséquent, pour permettre une configuration flexible, ce paramètre doit être défini sur Désactiver, permettant l'accès aux autres paramètres du sous-système de mémoire.

Synchronisation de lecture DRAM

Paramètre qui caractérise la vitesse de lecture des données de la matrice mémoire. Le tableau lui-même est une sorte de grille de coordonnées, où il y a une position horizontale (adresse de ligne) et verticale (adresse de colonne). En termes simples, à l'intersection de chaque adresse de ligne et de colonne spécifique, il existe un seul "élément de construction" de la matrice, une cellule de mémoire, qui est une clé (transistor) et un élément de stockage (condensateur). L'état logique de la cellule (physiquement la charge dans le condensateur) est présenté assez simplement : il y a une charge "1", il n'y a pas de charge "0".

Pour lire le contenu d'une cellule mémoire dans le cas le plus simple, cinq cycles sont nécessaires. Tout d'abord, l'adresse de ligne (la première moitié de l'adresse complète de la cellule mémoire) est définie sur le bus. Ensuite, le stroboscope RAS # (Row Address Srobe) est fourni, qui est une sorte de signal de commande (verrouillage d'adresse de ligne), confirmant l'adresse de ligne reçue pour écrire à un endroit spécialement désigné le registre de la puce mémoire. Après cela, l'adresse de colonne (la seconde moitié de l'adresse complète de la cellule mémoire) est transmise, suivie d'un signal de confirmation d'adresse reçu (verrouillage d'adresse de colonne) CAS # (Column Address Strobe). Et enfin, l'opération de lecture à partir de la cellule mémoire suit, commandée par le signal de validation d'écriture WE # (Write Enable). Cependant, si des cellules voisines sont lues, alors il n'est pas nécessaire de transmettre l'adresse d'une ligne ou d'une colonne à chaque fois, et le processeur "pense" que les données nécessaires se trouvent dans le voisinage. Par conséquent, il faudra trois cycles de bus système pour lire chaque cellule suivante. C'est de là que provient l'existence de certains schémas de fonctionnement (timings, au sens large de ce concept, signifiant généralement un paramètre temporaire) d'un type fondamental particulier de RAM : xyyy-yyyy-…, où x est le nombre de cycles de bus nécessaires pour lire le premier bit, et y pour tous les suivants.

Ainsi, le cycle d'accès mémoire du processeur se compose de deux phases : une requête (Request) et une réponse (Response). La phase de demande se compose de trois étapes : soumettre une adresse, soumettre une demande de lecture et soumettre un accusé de réception (facultatif). La phase de réponse comprend la délivrance des données demandées et l'accusé de réception. Il est assez courant de lire quatre cellules contiguës (voisines), de sorte que de nombreux types de mémoire sont spécifiquement optimisés pour ce mode de fonctionnement, et les comparaisons de performances ne donnent généralement que le nombre de cycles nécessaires pour lire les quatre premières cellules. Dans ce cas, nous parlons d'un transfert de paquets, qui implique la fourniture d'une adresse de départ et une extraction ultérieure par les cellules dans l'ordre prescrit. Ce type de transfert améliore la vitesse d'accès aux sections de mémoire avec des adresses séquentielles prédéterminées. Il est clair que s'il est nécessaire de lire des données à partir d'une adresse non séquentielle, une rupture se produit dans la "chaîne" de transmission de paquets et le premier bit du prochain accès aléatoire (adresse) est considéré avec l'accès standard à cinq cycles décrit au-dessus de. En règle générale, le processeur génère des paquets d'adresses quatre transferts de données à l'avance, car le système est censé renvoyer automatiquement les données de la cellule spécifiée et des trois suivantes. L'avantage de ce schéma est évident : une seule phase de requête est nécessaire pour transférer quatre données.

Par exemple, pour la mémoire DRAM FPM, le schéma 5333-3333-… est utilisé, contrairement au premier type de RAM dynamique, où a été utilisé le 5555-5555-… le plus simple auquel on accède actuellement, tout en réduisant le le temps de recevoir un paquet de données, car. le schéma d'accès est déjà 5222-2222-… La RAM SDRAM synchrone, contrairement à l'asynchrone (FPM et EDO), est "libre" de transmettre un signal d'accusé de réception au processeur et émet / reçoit des données à des moments strictement définis (uniquement en conjonction avec le signal de synchronisation du bus système ), qui élimine les incohérences entre les composants individuels, simplifie le système de contrôle et permet de passer à un schéma de fonctionnement "plus court": 5111-1111-… type de mémoire dynamique asynchrone.

Par conséquent, dans l'élément de menu de configuration considéré, vous pouvez trouver des options pour les valeurs acceptables pour les cycles d'accès à la mémoire : x333 ou x444 est optimal pour FPM DRAM, x222 ou x333 pour EDO DRAM et x111 ou x222 pour BEDO DRAM (et SDRAM ). En faisant varier ces paramètres et en essayant d'utiliser un diagramme plus court pour un type particulier de mémoire, vous pouvez obtenir une amélioration des performances.

Synchronisation d'écriture DRAM

Un paramètre similaire dans son principe au précédent, à la différence près que le travail d'écriture des opérations est configuré. Pour les types fondamentaux de mémoire FPM DRAM et EDO DRAM, la valeur du paramètre considéré est la même, puisque le gain du principe EDO ne peut être obtenu que sur des opérations de lecture. En conséquence, les valeurs à définir sont similaires à "DRAM Read Timing", en tenant compte de l'architecture spécifique de la mémoire utilisée.

Délai RAS à CAS rapide

Un paramètre qui caractérise le retard dans les cycles du signal d'horloge entre les stroboscopes RAS # et CAS # (comme déjà mentionné, sur les signaux RAS # et CAS #, les bascules sur puce fixent des parties de la ligne et de la colonne d'adresse complète), pour quelles données du lecteur DOZU sont transférées vers les amplificateurs de sortie ( SenseAmp, qui agit comme un tampon temporaire et un amplificateur de niveau, car le signal quittant la puce est assez faible), et est généralement de 2ns. Ce délai est intentionnel et nécessaire pour laisser suffisamment de temps pour déterminer sans ambiguïté l'adresse de ligne (signal RAS#) et l'adresse de colonne (signal CAS#) de la cellule. En d'autres termes, ce paramètre caractérise l'intervalle entre l'envoi par le contrôleur mémoire des signaux RAS# et CAS# sur le bus. Il est clair que plus cette valeur est petite, mieux c'est, mais n'oubliez pas que derrière elle se trouve la capacité des puces de mémoire elles-mêmes à réaliser le retard défini, donc le choix ici est ambigu.

Temps de précharge DRAM RAS

Un paramètre qui détermine le temps de réémission (période d'accumulation de charge, recharge) du signal RAS#, c'est-à-dire après quoi le contrôleur de mémoire pourra émettre à nouveau un signal d'initialisation d'adresse de ligne. Ceci est dû à la nécessité de réaliser les phases de mise à jour du contenu des cellules mémoire. Ce réglage peut être réglé sur 3 ou 4 (en cycles de bus) et est similaire en termes de synchronisation au réglage précédent - moins c'est plus. Parfois, il est possible de définir un schéma de cycle de régénération spécifique ou de spécifier directement le temps de mise à jour du contenu d'une ligne mémoire, exprimé en microsecondes (ms).

Pour maintenir l'intégrité des informations, la charge des condensateurs doit être périodiquement mise à jour (régénérée) en lisant le contenu de la ligne entière et en l'écrasant à nouveau. Les dispositifs de mémoire à "nature" dynamique présentent un inconvénient assez sérieux - une probabilité élevée d'erreur, lorsque les données écrites dans une certaine cellule peuvent s'avérer différentes lors de la lecture, ce qui est associé à des cycles de régénération de charge dans la cellule mémoire. Pour contrôler et corriger ce défaut, il existe deux manières de vérifier l'intégrité des données : le contrôle du bit de parité et le code correcteur d'erreur. Comme déjà mentionné, une cellule élémentaire de mémoire dynamique est constituée d'un seul condensateur et d'un transistor de blocage, ce qui permet d'obtenir une densité d'éléments plus élevée (un plus grand nombre de cellules par unité de surface) par rapport à une densité statique. En revanche, cette technologie présente un certain nombre d'inconvénients dont le principal est que la charge accumulée sur le condensateur se perd avec le temps. Malgré le fait qu'un bon diélectrique avec une résistance électrique de plusieurs téraohms (x10 12 Ohm) est utilisé dans la topologie des condensateurs des cellules de mémoire dynamique, la charge est perdue assez rapidement, car les dimensions d'un condensateur sont microscopiques et la capacité d'un petit grain est d'environ 10 -15 F. Avec une telle capacité sur un condensateur accumule seulement environ 40 000 électrons.

Le temps de fuite de charge moyen dans un réseau DOZU est de l'ordre de centaines voire de dizaines de millisecondes, il doit donc être rechargé à des intervalles de 64 ms, comme l'exige la norme JEDEC Std 21-C. Les données du noyau sont lues et transmises aux amplificateurs de niveau, après quoi, sans passer par la sortie, elles sont réécrites dans le réseau. En standard, un banc de puces mémoire (un réseau de cellules ayant une certaine organisation d'une structure constituée de lignes et de colonnes) contient soit 2k, soit 4k, soit 8k lignes (plus précisément, soit 2048, soit 4096, soit 8192), dont l'accès permet la régénération simultanée de l'ensemble du réseau lié à cette ligne. Quoi qu'il en soit, le meilleur schéma de régénération n'est pas de mettre à jour le contenu des cellules de toutes les lignes en même temps, mais de mettre à jour chaque ligne individuellement à son tour. Par conséquent, sur la base d'un réseau de 4k (densité moyenne), nous pouvons calculer le schéma de régénération normal standard pour une ligne en divisant le cycle de rafraîchissement complet par le nombre de lignes : 64 000 m s/4 096 = 15,625 m s. Si la banque contient plus de 4k lignes, deux lignes peuvent être traitées avec une seule commande, ou tout est résolu en multipliant simplement le taux de rafraîchissement exactement le contraire, si la banque contient moins de 4096 lignes. Si l'on considère les solutions possibles au problème de mise à jour du contenu du tableau DOZU, trois méthodes différentes de régénération des données sont actuellement connues.

Régénération par un RAS (ROR RAS Only Refresh). Dans ce cas, l'adresse de la ligne régénérée est transférée au bus d'adresse, en réponse à quoi un signal RAS# est émis (comme lors de la lecture ou de l'écriture). Dans ce cas, une rangée de cellules est sélectionnée et leurs données sont temporairement transmises aux circuits internes (plus précisément aux amplificateurs de niveau de sortie) du microcircuit, après quoi elles sont réécrites. Le signal CAS# n'étant pas suivi, le cycle de lecture/écriture ne démarre pas. La fois suivante, l'adresse de la ligne suivante est transmise, et ainsi de suite, jusqu'à ce que toutes les cellules soient restaurées, après quoi le cycle de régénération est répété. L'inconvénient de cette méthode, bien sûr, est que le bus d'adresses est occupé et qu'au moment de la régénération, l'accès aux autres sous-systèmes informatiques est bloqué. Cela réduit considérablement les performances globales, car ce type de régénération dans les puces de mémoire doit être effectué assez souvent.

CAS avant RAS (CBR CAS avant RAS). Dans un cycle de lecture/écriture normal, le signal RAS# arrive toujours en premier, suivi de CAS#. Si CAS # arrive avant RAS #, alors un cycle de rafraîchissement spécial (CBR) commence, dans lequel l'adresse de ligne n'est pas transmise, et le microcircuit utilise son propre compteur interne, dont le contenu augmente de 1 (incrément discret) avec chaque CBR cycle. Ce mode permet de régénérer la mémoire sans occuper le bus d'adresses, ce qui est certainement plus économe en ressources système.

Le mécanisme de régénération automatique (AutoPrecharge) ou d'auto-régénération (SEREf SElf REfresh) est généralement utilisé en mode d'économie d'énergie, lorsque le système passe en état de "veille" et que le pilote d'horloge est désactivé. Le mode de régénération étendu (EREf Extended REfresh) n'est pas une méthode distincte qui caractérise la capacité même du microcircuit, mais, comme le mode abrégé (REREf REduce REfresh), il détermine uniquement le mode de fréquence de mise à jour du contenu du tableau par rapport à la normale cycle (Normal, 15.625m s), et consiste en un "sous-ensemble" du cycle d'auto-régénération. Avec EREf, l'énergie est économisée car la régénération de page (ligne) peut désormais être effectuée beaucoup moins fréquemment : par exemple, après 125,2 ms, et non après 15,625 ms, comme c'est le cas avec la régénération standard. Un rafraîchissement réduit est recommandé pour une utilisation dans les puces de mémoire haute capacité (dispositifs 64 Mbit et plus) et dans les modules de mémoire avec un grand nombre de puces (16 ou plus). L'auto-régénération est utilisée pendant les périodes de micro-consommation (état général du système Suspend), lorsque le contenu de la puce mémoire se régénère tout seul en incrémentant son compteur interne cela signifie que toutes les fonctions de contrôle peuvent être désactivées. Dans cet état, la mise à jour des données dans les cellules à l'aide des méthodes décrites ci-dessus est impossible, car il n'y a personne pour envoyer des signaux de régénération, et la puce mémoire le fait elle-même elle démarre son propre générateur qui synchronise ses circuits internes.

Ainsi, la méthode ROR a été utilisée dans les premières puces DRAM et n'est pratiquement pas utilisée pour le moment. La méthode CBR est activement utilisée dans les puces EDO DRAM. L'auto-régénération est recommandée pour les systèmes basés sur SDRAM et prend en charge les valeurs suivantes : 3,906 ms (0,25x-réduit), 7,812 ms (0,5x-réduit), 15,625 ms (normal), 31,25 ms (2x-étendu), 62,5 ms ( 4x étendu) et 125,2 m s (8x étendu). Il est clair que la capacité même d'une puce mémoire particulière (contrôlée par des paramètres "fermés" dans le BIOS ou l'auto-régénération) est déterminée par l'architecture et dépend du type de mémoire utilisée. Cependant, en définissant le cycle de temps le plus long, vous pouvez "ne pas tenir" dans le diagramme de synchronisation général, de sorte que le fabricant du module de mémoire entre simplement ce type d'informations dans une puce SPD spécialement désignée, dont la plupart des modules DIMM modernes sont équipés. S'il n'y a pas un tel microcircuit sur le module utilisé, il est alors possible, à condition que la configuration flexible du BIOS le permette, de définir indépendamment la fréquence de régénération, basée sur la norme 15,625 m s pour une matrice 4k de la banque, réduisant le ( cycle réduit) d'un facteur 1 en augmentant le nombre de lignes, ou cycle en augmentant (étendu) en diminuant le nombre de lignes tout dépend de l'organisation logique (nombre de bancs et structure des bancs) du microcircuit et de leur nombre dans un module de mémoire particulier.

État d'attente MA

La période d'attente du commutateur d'adresse, qui vous permet de définir ou de supprimer un cycle de retard supplémentaire avant l'accès à une puce mémoire spécifique (signal de sélection de puce, CS #). Une sorte de "point de contrôle" de fonctionnement est la commutation du signal MA # (adresse mémoire) avec une avance d'un ou deux cycles de CS #. Ce point sera examiné plus en détail ci-dessous en relation avec les systèmes synchrones.

DRAM R/W Temporisation de lancement

Cet élément caractérise le nombre de cycles passés par le sous-système de mémoire en préparation de l'exécution d'une opération de lecture / écriture de données, déterminant leur nombre sur le bus avant que l'opération ne soit effectuée dans le microcircuit lui-même. Dans ce cas, les valeurs suivantes sont possibles : 8/7 et 7/5 le nombre de cycles de lecture/écriture, respectivement. Comme tout paramètre qui caractérise le retard, vous devriez essayer de le régler avec une valeur inférieure.

Début spéculatif

Un paramètre qui active (Enable) et désactive (Disable) le mode de signal de lecture anticipée (READ), dont l'autorisation lui permet d'être émis un peu plus tôt que l'adresse n'est décodée (déterminé de manière unique à l'aide des stroboscopes RAS# et CAS# ). Comme il faut un certain temps pour déterminer l'adresse de la cellule désirée, le système gaspille des horloges qui peuvent être utilisées à bon escient. Ainsi, l'activation de ce paramètre permet de lire l'adresse de cellule suivante alors que le processus de détermination de la coordonnée de la cellule dont l'adresse a été calculée précédemment est en cours. Cette technique permettra également de gagner du temps dans une certaine mesure et de réduire le nombre de cycles "inactifs" du bus système.

DRAM ECC/sélection de parité

Un paramètre qui contrôle les modes de contrôle de l'intégrité des données : code de correction d'erreur (ECC Error Correction Code) et contrôle de parité (Parity). Souvent, il y a aussi l'élément "DRAM Data Integrity Mode".

Selon la nature des erreurs de mémoire peuvent être divisés en deux types. Les erreurs temporaires (échecs, erreurs logicielles) associées à l'impact des rayons cosmiques, des particules alpha, des bruits externes et internes entraînent généralement un seul changement d'information, et le plus souvent les données sont écrites dans la même cellule à plusieurs reprises sans erreur. Les erreurs permanentes (échecs, Hard Errors) résultant d'un dysfonctionnement des puces mémoire elles-mêmes entraînent souvent une perte d'informations dans une colonne entière voire dans la puce entière.

Dans le cas de l'utilisation du schéma de parité, un bit de parité est stocké dans une zone de mémoire spécialement allouée avec tous les huit bits d'informations. Le bit de parité est formé de la manière suivante : on compte le nombre de "uns" dans la représentation binaire d'un octet : s'il est pair, alors ce bit prend la valeur "1", sinon "0". Après cela, les données sont écrites dans la mémoire principale. Lorsque cet octet de données est lu à partir de la cellule, un bit de parité lui est "affecté", puis la valeur de 9 bits est analysée. S'il y a un nombre impair de uns dans ce nombre, alors le bit de parité est "coupé" et l'octet d'information est transféré pour traitement sinon, une erreur de parité est générée et l'ordinateur est suspendu avec un message. Si un nombre pair de bits d'information est modifié, le contrôle de parité échouera. Cependant, bien que le vérificateur de parité puisse détecter un maximum d'erreurs de deux bits, il ne peut pas les corriger.

Le moteur ECC peut non seulement détecter mais aussi corriger les erreurs et générer une erreur de parité. Typiquement, ce schéma de travail est basé sur l'utilisation de codes de Hamming (codes correcteurs de bruit), qui permettent de détecter et de corriger un bit erroné, ou d'en trouver deux et de corriger une erreur (les propriétés correctives du code sont déterminées par sa redondance). La correction d'erreur est beaucoup plus complexe que la parité et est utilisée dans les systèmes où il est nécessaire de transférer une grande quantité d'informations avec une probabilité d'erreur minimale. Dans tous les cas, qu'il s'agisse d'un schéma Parity ou ECC, l'utilisation de ces types de mémoire peut réduire les performances : si la parité peut "ralentir" le système de 23%, alors pour ECC ce chiffre atteint parfois 10%, selon le complexité de l'algorithme utilisé. De plus, un module ECC 72 bits est plus cher que son habituel 64 bits "analogique" à capacité égale, donc le choix d'utiliser ces types de mémoire sur un PC appartient uniquement à chacun.

La présence dans le PC d'un module prenant en charge le schéma ECC est déterminée par le système lui-même, et si aucun n'est trouvé, l'élément de menu "DRAM Data Integrity Mode" ne peut pas être modifié champ "gris" avec l'indication "Non-ECC" . L'activation de l'élément "DRAM ECC/Parity Select", à condition que les modules de mémoire appropriés soient utilisés dans le système, entraîne l'activation du contrôle de correction d'erreur ou l'inclusion du mécanisme de contrôle de parité.

Configuration SDRAM

Un paramètre qui détermine la configuration du sous-système de mémoire en fonction de la SDRAM et prend les valeurs suivantes : par SPD (les paramètres requis sont lus à partir d'une puce de détection série spéciale installée sur le module de mémoire et parfaitement adaptés au type et aux caractéristiques individuelles des puces installé dessus) ou Manuel (il est permis de faire varier certains paramètres "manuellement", les rubriques de menu correspondantes de ces paramètres devenant disponibles pour modification). L'essence de ce paramètre est que dans le cas de l'utilisation du schéma manuel, l'accès est autorisé pour modifier les paramètres "SDRAM CAS Latency Time", "SDRAM RAS-to-CAS Delay" et "SDRAM RAS Precharge Time", qui forment le schéma de synchronisation principal du fonctionnement de la mémoire ( CL-t RCD -t RP, respectivement) et permettent une configuration de sous-système plus flexible basée sur une RAM synchrone, tous similaires au paramètre "Configuration automatique" précédemment considéré. Dans le cas de l'utilisation du schéma SPD, les valeurs requises sont automatiquement chargées à partir de la puce EEPROM, dans laquelle le fabricant d'un module de mémoire particulier "flash" les valeurs nécessaires des paramètres de temps (timings) à l'avance, assurer un fonctionnement stable.

Lorsque vous travaillez avec de la mémoire de manière synchrone, les opérations sont effectuées strictement avec les cycles du générateur système. Dans le même temps, le contrôle de la RAM synchrone devient un peu plus compliqué que celui asynchrone, car il est nécessaire d'introduire des verrous supplémentaires qui stockent les adresses, les données et les états des signaux de contrôle. En conséquence, au lieu de la durée du cycle d'accès, qui est utilisée pour les caractéristiques dans les systèmes asynchrones, pour décrire la vitesse de la SDRAM, ils ont recours à la spécification de la durée de la période du signal d'horloge (t CLK Clock time , une valeur inversement proportionnelle au taux de répétition de l'horloge). Par conséquent, dans certaines versions du BIOS, il est possible d'indiquer directement la durée de la période du signal d'horloge : 7ns (la fréquence de fonctionnement maximale de ce module est de 143 MHz, par conséquent, les schémas de synchronisation utilisés seront optimisés pour les périphériques de mémoire avec le - 7 paramètre indiqué directement sur la puce elle-même), 8ns (la fréquence de fonctionnement maximale de ce module 125MHz, donc les paramètres de synchronisation seront optimisés pour les dispositifs de mémoire avec le paramètre -8) et 10ns (la fréquence de fonctionnement maximale de ce module est de 100MHz, donc les paramètres de synchronisation seront optimisés pour les puces mémoire avec le paramètre -10), qui fonctionnent de manière similaire à celles décrites précédemment au paragraphe " Configuration automatique", mais sont relativement rares.

En standard, le réseau de microcircuits contient des banques logiques (Banque), dont le nombre et l'organisation sont déterminés par l'individualité (fondamentalité) de l'architecture elle-même et la capacité finale du microcircuit. Les banques contiennent des lignes logiques (Row), également appelées pages (Page, pour éviter toute confusion avec des lignes physiques), qui, à leur tour, contiennent des colonnes (Column) la matrice formée par une telle hiérarchie est le cœur de la puce mémoire. Une chaîne est la quantité de données lues ou écrites dans l'une des nombreuses banques du noyau. Les colonnes sont des sous-ensembles de lignes qui sont lus ou écrits dans des phases individuelles d'opérations de lecture/écriture.

Considérez séquentiellement la progression des données sur la puce. En règle générale, la boucle commence lorsqu'une commande d'activation de banque arrive, qui sélectionne et active la banque requise et une ligne dans son tableau. Au cours du cycle suivant, les informations sont transférées sur le bus de données interne et envoyées à l'amplificateur de niveau (comme mentionné précédemment, une sorte "d'accumulateur" qui joue à la fois le rôle d'amplificateur de signal et de tampon temporaire). Lorsque le niveau du signal amplifié atteint la valeur souhaitée, les données sont verrouillées (Latch) par le signal d'horloge interne - ce processus, appelé le délai entre la détermination de l'adresse de la ligne et de la colonne (t RCD RAS#-to-CAS# Delay) , prend 23 cycles de bus système (le nombre de périodes d'horloge). Après ce délai, une commande de lecture peut être donnée en conjonction avec une adresse de colonne pour sélectionner l'adresse du premier mot (dans ce cas, la quantité de données transférées par cycle égale à la largeur du bus de données de la puce mémoire) à lire de l'amplificateur de niveau. Une fois la commande de lecture émise, un délai d'échantillonnage de sélection de colonne de deux ou trois cycles (retard de signal CAS # CAS # Latency ou simplement CL) est effectué, au cours duquel les données sélectionnées à partir de l'amplificateur de niveau sont synchronisées et transmises à la puce externe broches (lignes DQ). Le premier mot est suivi du reste pendant chaque signal d'horloge suivant, en calculant la longueur de rafale définie complète (Burst Length), le nombre de mots transmis en continu dans une phase de transmission de données. Ce n'est qu'après que toutes les informations ont été transmises que les données peuvent être renvoyées de l'amplificateur vers la rangée de cellules vides du réseau pour restituer son contenu, ce qui prend 23 cycles d'horloge. Pour être juste, il convient de noter que malgré la notation correcte de la séquence t RCD -CL-t RP, le schéma de synchronisation principal a généralement la forme CL-t RCD -t RP , indiquant ainsi le degré d'importance de ses paramètres constitutifs . Dynamique, et donc possédant la propriété d'atténuation et de fuite du signal, de par sa nature, un réseau de cellules doit régénérer son contenu. Les périodes de récupération de charge sont fixées par le contrôleur de régénération du programme de surveillance effectué par le compteur de rafraîchissement (Refresh Counter) une telle récupération nécessite 710 cycles, pendant lesquels le flux de données est interrompu.

La procédure d'écriture en considérant le schéma d'accès temporaire est similaire à la phase de lecture avec une différence dans l'intervalle supplémentaire t WR , qui caractérise la période de récupération de l'interface après l'opération. En d'autres termes, la période de récupération dans la phase d'écriture est généralement un délai de deux cycles entre la fin de la sortie des données sur le bus (la dernière impulsion sur le bus de données) et le début d'un nouveau cycle. Cet intervalle de temps garantit que l'interface est restaurée après une opération d'écriture et garantit qu'elle est effectuée correctement. De ce fait, à la fin du transfert du dernier mot de la phase d'écriture, la rangée de la banque en cours d'accès entre dans la phase de régénération non pas immédiatement, mais après un délai supplémentaire dont la valeur minimale est déterminée par le le plus petit intervalle pendant lequel l'opération d'écriture en cours est censée se terminer correctement. Par conséquent, le temps d'activité de page dans la phase d'écriture devient supérieur à la valeur t RAS de la phase de lecture par la durée de la période de récupération, t WR .

Temps de latence SDRAM CAS

Le délai d'émission d'un signal CAS # pour une puce RAM synchrone est l'une des caractéristiques les plus importantes et indique le nombre minimum de cycles de bus (période d'horloge) à partir du moment où une demande de données est "fixée" par le stroboscope CAS # jusqu'au moment il est détecté et lu. On suppose qu'au moment de l'arrivée du front du signal CAS#, il y a des données correctes aux entrées d'adresse. Cependant, comme il y a des retards partout (y compris dans le microcircuit lui-même), un certain temps est spécialement alloué pour les surmonter, et en raison de la propagation des paramètres de retard pour différentes lignes d'adresse, ils peuvent être différents, c'est dans ce cas CAS Latency ( CL ), et CL2 et CL3 sont le temps du retard introduit en cycles (2 et 3, respectivement). Plus le délai est faible, plus la vitesse de travail avec la mémoire est grande, mais aussi plus le risque que les données arrivent "à la mauvaise adresse", ce qui provoquera certainement un crash. La stabilité face à de telles défaillances est la stabilité CL.

En d'autres termes, CL est le délai entre la formation de la commande de lecture par la logique de commande de puce et la disponibilité du premier mot pour la lecture. Si l'enregistrement (reconnaissance par le récepteur d'un signal d'un niveau logique particulier) de la commande de lecture se produit sur le front de l'horloge N, et CL est M horloges, alors les données correspondantes seront disponibles après N + M horloges. Cependant, pour assurer une sortie de données garantie, les transistors des circuits de sortie des lignes de données s'allument un cycle plus tôt (N + M-1), c'est-à-dire ils produisent des données à (à l'époque) des niveaux indéfinis, obligeant le contrôleur de mémoire à attendre un cycle de plus avant d'accepter les données entrantes. Lors de l'utilisation de CL2 pour des modules évalués pour une fréquence donnée sur CL3, les circuits de sortie peuvent ne pas avoir le temps de régler le niveau correct (et de fournir le courant nominal) pour une représentation précise des données sur le bus, et une erreur peut se produire.

Délai SDRAM RAS à CAS

Un paramètre similaire (Fast RAS-to-CAS Delay), défini comme t RCD , a été décrit précédemment, et dans ce cas, il peut prendre des valeurs de 2 ou 3, définissant un délai de deux et trois cycles à partir du début de envoi de la commande d'activation d'une banque logique particulière à l'instant où la commande est reçue en lecture/écriture à l'arrivée du front CAS # (passage au niveau bas actif). En d'autres termes, après l'émission d'une commande d'activation de banque, la ligne en cours d'accès doit être préchargée (effectuer un cycle d'accumulation de charge, Precharge) avant que la commande de lecture (déterminée par l'adresse de la colonne) n'arrive. Cela signifie que les données sont transférées de la matrice mémoire à l'amplificateur de niveau de sortie sur puce avec un retard de 2 ou 3 cycles. Il faut comprendre que la latence en question en elle-même joue un rôle plutôt mineur dans la latence globale lors de l'accès à une page et/ou de la lecture de données à partir d'une page ouverte. Cependant, dans tous les BIOS, il n'est pas possible de faire varier la valeur de ce retard en raison de l'absence d'un paramètre correspondant, cependant, en réalité, t RCD est également pris en compte dans la valeur "Bank X/Y Timing".

Temps de précharge SDRAM RAS

La durée de la recharge ligne est t RP . Dans ce cas, une puce DRAM à deux/quatre bancs (organisation logique) permet de "cacher" ce temps afin d'assurer une entrée/sortie continue de données : au moment où une opération se produit avec un banc mémoire, l'autre a temps de régénération (mise à jour des données). En termes simples, ce paramètre permet de définir une accumulation de charge rapide (Fast) ou lente (Slow) sur la ligne RAS # avant le début du cycle de régénération. Définir la valeur sur Rapide augmente les performances, mais peut entraîner une instabilité. Lent, en revanche, fait le contraire - il augmente la stabilité de l'ordinateur, cependant, il augmente le temps passé sur le cycle de régénération des données. Par conséquent, la valeur Fast recommandée doit être définie si vous êtes sûr de la qualité des puces de mémoire. Les valeurs 2 et 3 couramment rencontrées de cet élément déterminent le nombre de cycles de bus système nécessaires pour restaurer les données de la page consultée.

En général, le retard causé par l'accumulation de charge dans la ligne est nécessaire pour déplacer les données vers le tableau (fermeture de banque/page) avant que la commande d'activation de banque suivante n'arrive. Ainsi, 3060% du nombre total de requêtes de lecture transmises sont perdues dans une seule page (Page, communément appelée ligne de banque logique), appelée Page Hit. Par conséquent, dans ce cas, il n'est pas nécessaire d'activer la banque, puisque les données sont déjà dans la page, et il suffit de changer l'adresse de la colonne en émettant un signal CAS#. Si les données demandées ne sont pas trouvées dans la page donnée, elles doivent être retournées au tableau et la banque fermée.

Si les données demandées existent dans la même banque, mais dans des rangées différentes, une commande de rechargement doit être donnée pour fermer la banque (un écart égal à la durée de la recharge), et une nouvelle commande d'activation de la banque ouvrira la bonne rangée (délai t RCD) où sont placées les données requises . Plus tard, après l'intervalle CL, la commande de lecture arrivera à l'adresse correctement choisie. En conséquence, le nombre total de cycles de retard (modèle t RCD -CL-t RP) décrit comme 2-2-2 est de 6 cycles, tandis que le modèle 3-3-3 l'augmente à 9.

Si les données demandées sont situées dans des rangées différentes, il n'est pas nécessaire de passer du temps à attendre la fermeture de la première banque, donc le délai t RP n'est pas pris en compte dans ce cas. Par conséquent, seuls le délai CAS# et l'intervalle RAS#-CAS# restent. En général, ce schéma est légèrement simplifié, car si les données se trouvent dans la même banque, mais dans des lignes différentes, la banque doit non seulement être fermée, mais également réactivée. Par conséquent, chaque banc a un temps très court pendant lequel il reste ouvert, et le temps de cycle t RC devient un facteur assez critique.

Pour une puce mémoire entrée dans la phase d'auto-régénération (SEREf), un certain intervalle de temps est nécessaire pour qu'elle revienne à l'état actif. Comme mentionné précédemment, si l'appareil entre dans la phase d'auto-rafraîchissement, toutes les interfaces d'entrée sont transférées à l'état DtC (Don't Care) et l'entrée d'horloge CKE est désactivée, après quoi le compteur de régénération sur puce est instantanément activé. . Pendant cette période, la puce mémoire est un dispositif passif vis-à-vis du système et ne répond pas aux commandes, puisque l'interface de synchronisation est désactivée. Après la phase de rafraîchissement interne, le mécanisme de synchronisation externe est activé et l'appareil revient à l'état actif avec la commande Rafraîchir Quitter. Cependant, la phase d'activation complète depuis le début du signal CKE jusqu'à la préparation à recevoir la première commande du contrôleur prend 47 cycles et s'appelle Refresh RAS Assertion.

Temps de cycle SDRAM Tras/Trc

Un paramètre qui caractérise la vitesse de la puce SDRAM (dynamique de la matrice) et détermine le rapport de l'intervalle pendant lequel une ligne est ouverte pour le transfert de données (t RAS RAS # temps actif) à la période pendant laquelle le cycle complet d'ouverture et de mise à jour la rangée est terminée (t RC Row Cycle time, également appelé Bank Cycle Time.

La valeur par défaut est 6/8, qui est plus lente mais plus stable que 5/6. Cependant, 5/6 cycles plus rapides en SDRAM, mais ne peuvent pas laisser de lignes (lignes) ouvertes pendant une période suffisamment longue pour terminer la transaction, ce qui est particulièrement vrai pour la SDRAM avec une fréquence d'horloge supérieure à 100 MHz. Par conséquent, il est recommandé d'essayer de régler 5/6 pour commencer afin d'augmenter les performances de la SDRAM, mais si le système devient instable, il doit être changé en 6/8. De plus, ce paramètre peut être trouvé sous la forme . Par exemple, pour certaines logiques de base, ces paramètres peuvent avoir les valeurs suivantes : pour la série i82815xx ou , pour la série de kit VIA ou , et pour l'ALi MAGiK1 .

Le cycle de banque détermine le nombre de cycles requis après l'émission d'une commande d'activation de banque avant que la phase de recharge ne commence. En d'autres termes, une fois qu'une page est ouverte, elle doit rester ouverte pendant un certain temps avant de se refermer. Le paramètre t RC spécifie le nombre minimum de cycles depuis le début d'un accès ligne jusqu'à la réactivation de la banque. Comme la phase de rechargement a un retard de 23 cycles, le cycle complet de la banque est la somme du temps actif du signal RAS# et de l'intervalle de mise à jour des données dans la page : t RС =t RAS +t RP , où t RAS =t RCD +CL est défini comme le délai de réponse (Latence) caractérise l'intervalle de temps entre l'enregistrement de la commande reçue et le moment où les données associées à la commande sont transmises. Ainsi, t RC caractérise le nombre total de cycles inclus dans le schéma de temporisation principal t RCD -CL-t RP . Par exemple, la série i82815xx prend en charge ou schémas, ce qui montre que la période de recharge est fixe et correspond à deux cycles de bus (2T). Une série de logiques de base de VIA détermine l'intervalle t RAS à partir des valeurs 5T et 6T, ce qui indique une valeur flottante de t RP en 2 ou 3 cycles, respectivement, mais elles ne sont pas directement disponibles, mais font partie du " mélange" de paramètres.

Les puces SDRAM actuelles ont des temps de cycle de base de 5060 ns. En revanche, cela signifie que, théoriquement, une puce cadencée à 133 MHz (période de 7,5 ns) a la valeur t RC = 7 T, à partir de laquelle vous pouvez déterminer le cycle de cœur actuel : 7 x 7,5 ns = 52 ns. Si la fréquence d'horloge est augmentée, le nombre de cycles augmentera également en conséquence pour s'adapter à la fenêtre de 50 ns. Après avoir fait le calcul, nous pouvons noter la limite théorique de la fréquence d'horloge SRDAM à 183 MHz aux paramètres actuels (9T), ce qui signifie un cycle de base de 49,2 ns. Une caractéristique intéressante est que dans les premières révisions de la série i82815, le circuit ressemblait à ou , qui détermine la limite de fréquence d'horloge dans la région de 166 MHz. Pour une horloge à 100 MHz, le cycle de banque doit être réglé sur 5/7 pour obtenir les meilleures performances possibles, et pour un bus à 133 MHz, il doit être réglé sur 5/8 ou 6/8 en fonction de combien vous voulez "overclocker" L'interface.

À cet égard, le problème le plus important est la détermination de l'intervalle minimum possible d'activité de la page (signal RAS #) et ce qui impliquera d'aller au-delà de ses valeurs autorisées (t RAS Violation). Une fois que le signal RAS# a activé la banque, les données sont verrouillées dans l'amplificateur de niveau. Par exemple, il y a deux lignes en parallèle, dont l'une est signal et l'autre est connectée. Ce circuit fonctionne sur le principe de l'alternance, où chaque ligne peut être à la fois signal et référence. L'amplificateur de niveau différencie la tension entre la ligne de données chargée et la référence, et amplifie le signal relativement faible ce qui doit être fait afin de restituer l'information dans les cellules. Les lignes de signal ont une capacité bien définie qui diminue avec l'augmentation de la charge. Si la phase de rechargement (effacement de toutes les informations de la ligne de données pour activer l'accès à la ligne bancaire suivante) commence avant que le niveau du signal ne se soit suffisamment stabilisé pour restaurer le contenu de la page d'origine, la durée bien définie de l'activité de la page (signal RAS#) est violée (t RAS Violation), entraînant une perte complète de données ou, au mieux, une récupération incorrecte. En d'autres termes, t RAS est le temps nécessaire pour qu'une charge complète soit accumulée d'affilée et que les données soient restaurées avant le début du cycle de recharge suivant. À son tour, un rechargement est une commande qui ferme une page ou une banque, donc t RAS est également caractérisé comme le temps d'activité minimum de la page. Si nous ajoutons à cela la durée du cycle de recharge, le résultat sera le nombre total de cycles nécessaires pour ouvrir et fermer la banque, appelé cycle de banque (t RC) - ce qui a été discuté plus tôt.

État d'attente SDRAM MA

Pour les systèmes basés sur une RAM synchrone, le contrôleur de mémoire doit envoyer plusieurs signaux d'accès pour terminer la phase complète d'accès à une puce mémoire particulière : CS# (chip select), MA (memory address), WE# (write enable) RAS# ( strobe de confirmation d'adresse de ligne) et CAS# (strobe de validation d'adresse de colonne). Tout accès mémoire inclut ces signaux dans différentes variantes selon le type d'opération en cours d'exécution. Par exemple, sans signal de sélection de puce, toutes les commandes ultérieures ne seront pas acceptées par la puce.

Ainsi, toutes les lignes d'adresse allant du contrôleur de mémoire au sous-système sont connectées à toutes les puces de mémoire sur tous les modules, ce qui entraîne une charge logique importante (selon le nombre total de puces) pour le contrôleur, qui doit envoyer la bonne adresse de fin à tous les jetons dans le module (à elle). Par conséquent, il est recommandé d'observer l'avance de 12 horloges de l'adresse et d'autres informations spécifiques avant le signal CS#. En conséquence, l'adresse et d'autres signaux de commande spécifiques peuvent être émis avec 0- (rapide, n'inclut aucun état d'attente avant l'émission du signal CS #), 1- (normal, un cycle avant la commande de sélection de puce), ou 2- (Lent, avant la commande de sélection) puce en 2T) avance d'horloge du signal de sélection de puce.

Ainsi, si le module mémoire ne contient par exemple que 4 ou 8 puces, alors la valeur Rapide est recommandée dans ce cas. Si le module de mémoire comporte 16 ou 18 périphériques, l'avance à cycle unique lui convient. Si plus de 18 puces de mémoire (DIMM enregistrées) 2T. Dans les configurations de sous-systèmes complexes utilisant plusieurs modules avec une organisation logique et physique différente, une analyse pratique plus approfondie est nécessaire.

Entrelacement de banques SDRAM

Le mécanisme d'entrelacement des banques logiques de la puce mémoire (à ne pas confondre avec le mode d'entrelacement des banques physiques commutation de lignes physiques divisées en segments avec leur propre logique de contrôle pour chacun, dont la mise en œuvre nécessite la présence d'une logique adaptative matérielle complexe et câblage spécial des traces de signal du sous-système mémoire) permet de "commuter" les cycles de rafraîchissement et d'accès (pipelining) : pendant qu'une banque logique passe par un cycle de mise à jour du contenu, l'autre est dans un état actif et remplit le cycle d'accès. Cela améliore les performances du sous-système mémoire (le débit réel se rapproche du pic théorique) par rapport au mécanisme non optimisé (prefetch) et "masque" le temps de mise à jour du contenu de chaque banque individuelle.

Ainsi, les puces de mémoire DOZU avec une capacité de matrice de 16 Mbit ou moins utilisent une matrice monobloc (une banque logique). Certaines puces 16 Mbit et toutes les puces 32 Mbit ont déjà une architecture interne à deux banques. Les appareils avec une capacité de base de 64 Mbits et plus sont organisés dans une structure logique à quatre banques, séparées par des autoroutes internes et des traces d'E/S.

La division du tableau logique du noyau en quatre parties permet d'utiliser l'interface de sélection de puces pour contrôler toutes les banques logiques simultanément et permet de garder une page ouverte dans chaque banque à la fois (si, bien sûr, une structure de construction indépendante est utilisée). Cela permet d'accéder sans avoir à changer l'adresse réelle de l'emplacement des adresses de ligne et de colonne de données requises sont partagées entre toutes les banques logiques au sein de la même puce. De ce fait, le contrôleur peut rediriger les requêtes d'une banque interne vers une autre en effectuant les opérations nécessaires. Les données entrelacées sont connues sous le nom d'accès entrelacé, qui présente l'avantage que lorsqu'une banque logique se ferme, les données continuent de circuler vers/depuis une autre, créant un flux continu. Ainsi, en cas de page manquante, la phase de rechargement de ligne est une opération transparente au système. Cependant, l'ouverture simultanée de toutes les banques logiques à la fois (en se référant à une page spécifique dans chacune) est impossible, car les commandes d'activation dans ce cas peuvent être données avec un retard minimum d'un cycle.

En d'autres termes, l'idée de base de l'accès entrelacé est d'accéder d'une banque à une autre alors que les pages correspondantes sont ouvertes dans chaque banque, ce qui nécessite un degré élevé de concentration des données dans la RAM système. Typiquement, la commande de réveil peut ouvrir une banque à un instant donné (prefetch) puis lire les données après un délai de t RCD + CL. Cependant, presque immédiatement après avoir envoyé une commande d'activation à une banque, le contrôleur de mémoire peut envoyer une commande d'activation à une autre dans le même cycle, ouvrant ainsi la banque suivante. Si le contrôleur sait exactement quelles données doivent être transférées vers une autre banque, il peut envoyer une commande de lecture sans destruction (Trashing, mode de transfert de données intensif lorsque la mémoire système est faible) du paquet de données de la première banque. Dans ce cas, il est possible de passer d'un banc à l'autre avec un retard d'un seul cycle (Bank-to-Bank Latency, bank-to-bank transition delay) entre des rafales de quatre mots (BL=4). De plus, les phases d'accumulation de charge et de fermeture de banc peuvent être réalisées en « arrière-plan » lors de la lecture des données des bancs entrelacés.

Trois modes d'entrelacement sont connus : normal (No Interleave), entrelacement à deux banques (2-Way Interleave, les données sont commutées entre deux banques logiques) et à quatre banques (4-Way Interleave, les données sont commutées entre quatre banques logiques). Le mode d'entrelacement de banques logiques ne fonctionne que si les adresses demandées successivement sont dans des banques différentes, sinon, les transactions de données se déroulent selon le schéma habituel No Interleave. Dans ce cas, le système devra se mettre au repos pendant le passage de l'appel et le cycle de régénération, après quoi la demande sera répétée. Cependant, la prise en charge d'un mode particulier doit également être implémentée au niveau d'une application particulière. En général, tout programme qui dépend fortement du cache du processeur (taille, type et hiérarchie) n'est pas en mesure d'utiliser de manière optimale les modes d'entrelacement pour la simple raison des limitations de taille de page, et les données du cache peuvent être perdues. Par conséquent, l'entrelacement des banques peut avoir un impact négatif sur les performances car la mauvaise banque ouverte doit être fermée avant le prochain cycle d'accès aux données.

Synchronisation de la banque X/Y DRAM

Un paramètre qui inclut la somme de t RCD + t RP + Bank Interleaving et est divisé en schémas : SDRAM 810 ns, paramètres Normal, Medium, Fast et Turbo optimisés pour les performances du même nom, que le fabricant de la carte mère prescrit dans le BIOS lui-même (schéma similaire à la "Configuration automatique" et à la "Configuration SDRAM" décrites précédemment). Ainsi, les valeurs des paramètres BIOS correspondants, qui définissent les registres de contrôle du contrôleur de mémoire dans un certain état, ressemblent généralement à ceci :

Synchronisations de certains paramètres optimaux pour le sous-système de mémoire SDRAM

Il est important de noter qu'il n'y a pas de différence entre les paramètres SDRAM 810, Medium et Fast, car ils ont tous les mêmes valeurs de synchronisation de base. La seule exception est Turbo, qui réduit t RCD à 2T (le nombre de cycles de bus), ce qui peut entraîner un fonctionnement instable des modules basés sur des puces EMS HSDRAM 150 MHz. Plus important encore, l'entrelacement de banque à 4 voies réduit le temps d'activité du RAS# à 5 cycles d'horloge, ce qui donne un temps de cycle de banque total de 8T. En termes de performances, Normal n'est pas différent de SDRAM 810, Medium et Fast, mais il montre des résultats intéressants : en réglant t RCD sur 2T avec l'entrelacement à quatre banques activé, vous pouvez obtenir un système instable.

Taux de commande DRAM

Un paramètre qui définit le délai d'arrivée des commandes en mémoire (CMD Rate). En fait, ce concept est synonyme de retard dans le décodage des informations de commande et d'adresse du contrôleur. Derrière cette option se trouve la sélection de la banque physique requise de l'espace adressable total de la mémoire système installée. La banque physique (ligne physique) est une interface déterminée par la largeur du bus de données du dispositif de contrôle (contrôleur de mémoire). Des puces de RAM synchrone traditionnelle (SDRAM) sont connectées en parallèle avec l'interface de données du contrôleur, formant ensemble des rangées dont le nombre caractérise notamment la capacité de charge du sous-système de mémoire. Une seule banque physique est accessible à un moment donné, et le choix de la banque nécessaire est déterminé par le décodage de l'adresse. Si le système est équipé d'un module de mémoire à une seule ligne (une configuration de ligne physique dans laquelle la largeur totale du bus de données de toutes les puces de mémoire du module est égale à la largeur de l'interface de données du contrôleur de mémoire), il n'y a pas d'options sauf pour le seul. Si le système est basé sur des modules à deux lignes, le dispositif de contrôle doit sélectionner intelligemment (à l'aide de la commande CS #, chip select) la banque correcte contenant les informations requises. Par exemple, deux modules avec une organisation physique à deux lignes (charge maximale de la banque physique complète, à laquelle la largeur totale du bus de données de toutes les puces de mémoire du module est le double de la largeur de l'interface de données du contrôleur de mémoire) donne déjà quatre options possibles, dont l'un sera correct.

Le décodage de l'espace d'adressage prend un temps relativement long (proportionnel à la quantité totale de mémoire installée et à l'organisation du sous-système), de sorte que les contrôleurs de mémoire d'interface DDR de diverses logiques de base (par exemple, VIA Apollo Pro266 et KT266), ont généralement deux différents retards de commande programmables pour adapter le mode de fonctionnement avec différents type de mémoire utilisée et configuration 1T ou 2T. Dans le mode de fonctionnement standard, le retard est de 2 cycles, ce qui signifie que la commande est verrouillée dans le microcircuit sur le deuxième bord du stroboscope après que la commande de sélection de puce (CS #) a été traitée. Après cela, les commandes d'activation de la banque, de lecture et de recharge sont traitées dans l'intervalle de temps fixe qui leur est imparti. La latence supplémentaire en question s'applique uniquement à l'accès initial, également appelé accès aléatoire, étant donné que toutes les commandes sous-séquentielles sont mises en file d'attente en fonction des délais définis dans le BIOS. Par conséquent, le délai d'arrivée de la commande n'a d'effet que pour les accès aléatoires.

Comme mentionné ci-dessus, avec un accès aléatoire, la commande d'activation de la banque est verrouillée sur le deuxième front du signal d'horloge c'est le mécanisme utilisé dans les modules de mémoire utilisant des puces de registre DIMM enregistrées, qui réduisent la charge sur le système de synchronisation et jouent le rôle de transit tampons où les adresses sont réallouées . De plus, les registres sont utilisés pour traduire les commandes et leur transfert ultérieur vers la puce mémoire avec un retard de 1 cycle. Dans ce cas, le taux de CMD est un facteur critique. Par exemple, dans un sous-système avec quatre modules DIMM enregistrés à deux lignes, le contrôleur de mémoire ne gère que quatre puces de registre, et pas spécifiquement chaque puce de mémoire séparément, ce qui affecte positivement la charge globale créée par les modules sur le sous-système de mémoire. L'inconvénient réside dans le fait que les registres eux-mêmes, comme il se doit dans les systèmes synchrones, fonctionnent de concert avec le signal maître, tandis que les informations d'adresse de commande sont diffusées avec un retard de 1T, déjà transmises sur le front suivant de l'horloge signal. Par conséquent, les contrôleurs optimisés pour le fonctionnement CMD Rate à 2T lors de l'utilisation de modules de mémoire contenant des puces de registre dans le système s'attendent à ce que les données apparaissent à la sortie un cycle plus tôt que les DIMM enregistrés ne peuvent émettre, d'où des erreurs se produisent. Ainsi, les systèmes normalement conçus devraient contenir un contrôleur de mémoire qui prend en compte la latence 2T mentionnée précédemment, y compris ce cycle d'attente supplémentaire.

Pour les modules de mémoire sans tampon (DIMM sans tampon), le contrôleur supprimera un cycle de retard supplémentaire, réduisant le total à 1 cycle, ce qui indique que l'instruction est verrouillée sur le front d'horloge suivant et enregistre un cycle avec chaque accès aléatoire ultérieur à la mémoire . À son tour, cela augmente le débit réel en fonction de l'occupation du bus mémoire et du nombre d'accès aléatoires effectués.

La capacité même de traiter les commandes avec un retard de 1T dépend de facteurs tels que la fréquence de l'horloge du bus mémoire, le nombre de puces sur le module de mémoire (plus il y a de puces, plus le contrôleur aura besoin de temps pour sélectionner le bon) , la qualité du module utilisé, le nombre total de modules de mémoire utilisés dans le système (directement lié au nombre de puces dans un module) et l'éloignement du module du contrôleur (la longueur des traces de signal des broches du contrôleur aux broches de la puce mémoire, en tenant compte du nombre de transitions).

Après un examen plus approfondi, il devient clair que le paramètre CMD Rate est un facteur assez important dans les systèmes dotés d'une architecture de mémoire unifiée (plus de détails ci-dessous), qui contient un contrôleur graphique intégré sans cache d'affichage supplémentaire. Étant donné que la bande passante du sous-système de mémoire est partagée par tous les sous-systèmes, y compris désormais la vidéo, il devient évident qu'avec une augmentation de la résolution et de la profondeur des couleurs, la charge sur la RAM système unique dans ce cas n'augmente pas de manière linéaire.

Politique de fermeture des banques SDRAM

Le contrôle des opérations de fermeture des banques logiques de la puce RAM synchrone a été introduit spécifiquement en raison du fait que les appareils avec une certaine organisation logique ne fonctionnent pas tout à fait correctement dans les systèmes basés sur certains ensembles de base. Par exemple, le contrôleur de mémoire, qui fait partie du hub FW82815 de l'ensemble logique de base i82815, vous permet de garder jusqu'à quatre pages ouvertes en même temps dans des banques logiques distinctes (pour une puce mémoire avec une organisation logique à quatre banques , c'est-à-dire une page pour chaque banque) grosso modo, ce mécanisme est équivalent à Bank Interleaving. Par conséquent, si un hit de page se produit, la logique essaiera de choisir une politique alternative (en d'autres termes, prendre une certaine décision) : exécuter la phase de fermeture de la banque et de toutes les pages ouvertes, ou fermer uniquement la page (Fermer la page) dans où le raté s'est produit. Si une décision est prise de fermer une page, d'autres peuvent rester ouvertes, ce qui entraîne un accès de banque à banque avec seulement un délai supplémentaire d'une horloge. Si les données demandées se trouvent dans la page ouverte, elles peuvent être consultées immédiatement (Seamlessly). Cependant, ce réglage du paramètre est associé à un certain risque, car en cas de page manquante (Page Miss), la ligne correspondante sera fermée pour le cycle de rechargement et s'ouvrira après le cycle de temporisation complet. Si la politique de fermeture de toutes les banques est appliquée, les accès ultérieurs seront considérés comme inactifs (inutiles), car les banques ne peuvent pas être fermées tant que la commande de démarrage du cycle suivant n'arrive pas. De plus, après avoir fermé la banque, il est nécessaire de la réactiver, ce qui nécessitera un certain nombre de cycles supplémentaires.

Lecture spéculative SDRAM

Paramètre qui autorise (Activer) ou interdit (Désactiver) d'effectuer une lecture anticipée dans le sous-système de mémoire SDRAM. Cela signifie que l'activer permet au signal de validation d'écriture (WE#) d'être émis un peu plus tôt que l'adresse est décodée (déterminée de manière unique). Ce mode est similaire à "Speculative Leadoff" et réduit les délais globaux pour une opération de lecture. En d'autres termes, l'initialisation (établissement) du signal de validation d'écriture se produit presque simultanément avec la génération de l'adresse où se trouvent les données nécessaires. Par conséquent, si le paramètre en question est activé, le contrôleur émettra un signal WE # avant que le décodage de l'adresse de la cellule lue précédemment ne soit terminé, améliorant légèrement les performances globales du système.

Lire autour d'écrire

Le bus de données est une interface bidirectionnelle, mais à un instant donné les informations ne peuvent circuler que dans un seul sens. Cela signifie qu'une commande d'écriture peut être interrompue par une commande de lecture. En moyenne, les opérations d'écriture n'occupent qu'une petite partie du trafic total (environ 5 à 10 %), cependant, même un seul bit écrit théorique peut entraîner un retard assez notable dans l'opération de lecture effectuée à ce moment-là. Pour contourner ce problème, le contrôleur de mémoire contient un tampon de stockage spécial RAW (Read Around Write), où, lorsqu'il est activé (Enable), les données pour l'écriture sont accumulées, et lorsque le bus est libre, les informations du tampon sont déplacées vers la matrice de RAM sans interrompre l'opération en cours. De plus, le tampon RAW peut être utilisé comme mini-cache supplémentaire que le processeur peut utiliser pour récupérer des informations directement sans accéder à la RAM système. Le tampon de stockage est également assez important dans les systèmes SMP, car il peut être utilisé pour simplifier le mécanisme de suivi (garant de la cohérence) et de distribution des données entre les agents (processeurs) sans avoir besoin d'accéder à la mémoire principale.

Limite de pH SDRAM

Limite du nombre de hits dans la page de la banque logique de la puce SDRAM. L'effet des phases de régénération sur les performances augmente avec la taille de la puce mémoire (ou avec la taille du module mémoire). Comme mentionné précédemment, la régénération est essentielle en raison de la nature dynamique du noyau DOZU, car le condensateur perd sa charge (données de lecture) après une période de temps bien définie. À partir du moment où la page est ouverte, le booster de niveau ne peut conserver les données que pendant un temps limité. Pour garantir l'intégrité des données, puisqu'elles sont renvoyées dans la chaîne après un certain intervalle, il est nécessaire d'introduire une limite sur le temps d'activité de la page. Par conséquent, dans le BIOS de certains chipsets (par exemple, AMD-750), il existe généralement un élément de menu correspondant afin de pouvoir choisir entre 8 et 64 hits par page jusqu'à ce que la ligne soit fermée. En fonction du nombre de modules dans le système et de leur organisation (taille du module utilisé et organisation logique des microcircuits dans ce module), on peut sélectionner expérimentalement la valeur optimale du nombre de hits par page. Étant donné que, dans des conditions de fonctionnement normales, il y a une chance très limitée que la prochaine commande de lecture atteigne la même page que la précédente, la probabilité d'un manque de page augmente de façon exponentielle après chaque accès successif. Si la ligne reste ouverte, elle doit être fermée avant l'arrivée du signal RAS# (avant que la commande de sélection de ligne suivante ne soit émise), ce qui est la meilleure option après un nombre bien défini d'accès à la page (fermeture forcée de la page). De plus, cette circonstance supprime un certain nombre de cycles de retard nécessaires pour effectuer une recharge du nombre total de retards qui peuvent survenir lors d'un échec. Par conséquent, pour obtenir les meilleures performances dans les applications gourmandes en ressources, il est recommandé de définir ce paramètre sur une valeur maximale de 16.

Parfois, un type de paramètre similaire peut être trouvé avec le nom PLT (Page Life-Time, Enhance Page Mode Time). Il y a donc une différence assez fondamentale entre ces approches : contrairement à PH Limit, qui limite le nombre de hits consécutifs à la page et la ferme avec force, PLT n'a pas de compteur de statistiques "hit" (hit), mais se base sur un mécanisme pour déterminer le moment où la ligne est fermée. Cependant, le temporisateur n'est activé que lorsque l'interface se réveille après qu'une procédure de lecture/écriture entièrement terminée réinitialise le compteur. Par conséquent, la longueur de la séquence de commandes de lecture/écriture détermine la durée pendant laquelle la page reste active jusqu'à ce qu'un échec se produise.

Limite de cycle d'inactivité SDRAM

L'interface de certains BIOS offre la possibilité de sélectionner une limite du nombre de cycles d'inactivité de la puce SDRAM (parfois appelée SDRAM Idle Timer), qui est déterminée par le rapport entre la durée du cycle d'activité de la banque et son inactivité. temps (inactif). Autrement dit, c'est l'intervalle de temps pendant lequel la page peut rester ouverte même si la commande d'activation en cours ne lui est pas adressée. Ce paramètre est directement lié à la limite de PH et varie généralement de 0 à 64 cycles, suivis d'un cycle continu (infini), dans lequel, théoriquement, la ligne peut rester ouverte en permanence. Cela signifie non seulement définir le nombre possible d'accès consécutifs à la même page, mais également la possibilité de programmer le contrôleur pour fermer une page particulière si aucune demande de lecture n'est prévue pour celle-ci dans un certain intervalle de temps. Évidemment, le point clé de ce mécanisme est la vitesse d'exécution par le cristal DOZU de la commande de régénération (Precharge, PRE) plus elle est exécutée rapidement, plus les données peuvent être reçues rapidement si à ce moment le contrôleur reçoit une commande de lecture / écriture pour la ligne mémoire subissant un cycle de recharge.

De manière générale, le choix de la durée du cycle d'inactivité dépend largement des types de tâches effectuées. Dans des applications "lourdes" spécifiques orientées serveur, où les accès principalement aléatoires prévalent, l'utilisation d'une politique de fermeture de page (plus une ligne est fermée rapidement, plus l'accès à une autre est rapide) est d'un grand avantage, ce qui indique la nécessité d'utiliser le compteur de cycles de ralenti avec la valeur la plus basse possible. Dans les tâches threadées, lorsqu'une page constamment ouverte augmente les performances, il est recommandé d'augmenter la valeur des cycles d'inactivité. Cependant, ne vous laissez pas trop emporter, rappelez-vous que la valeur du compteur peut être supérieure à la capacité de l'interface de régénération d'un microcircuit particulier.

Puissance du lecteur DRAM

Un paramètre (également connu sous le nom de Buffer Drive Strength) qui contrôle la répartition de la charge actuelle sur les tampons de sortie des lignes de signal (charge programmable) en modifiant l'état du registre de contrôle correspondant, qui contient des champs de bits avec des valeurs bien définies contrôlé par le BIOS. Le but ultime est d'augmenter la vitesse ou la stabilité du sous-système mémoire et de contrôler la charge sur le bus en cas de fonctionnement instable avec un grand nombre de modules installés avec une charge maximale sur la ligne physique.

Les modules DIMM SDRAM sans tampon ont une fréquence de fonctionnement finie qui maintient la stabilité. Cependant, avec une augmentation du nombre de puces dans le module, la charge capacitive sur le bus mémoire augmente. Cette circonstance nécessite plus de courant pour maintenir un certain niveau de signal, car une ligne de signal typique est représentée (plutôt simpliste) comme un circuit RC, où, à une valeur fixe de résistance, la capacité est un facteur limitant. Ainsi, il s'avère que de meilleures performances et une meilleure stabilité peuvent être obtenues avec moins de modules de mémoire installés, c'est-à-dire moins de charge capacitive sur le bus. D'autre part, cela signifie l'utilisation de modules avec des puces de mémoire de grande capacité d'information et d'organisation logique (pour réduire la charge sur la ligne de signal), ce qui n'est pas pris en charge par toutes les logiques de base, la plupart des chipsets ont une limite de 16 puces par plein ligne physique (deux banques physiques). Par exemple, les modules de mémoire utilisant des puces de registre (registre) et des puces de boucle à verrouillage de phase (PLL, PLL) DIMM enregistrés à partir de la position du problème à l'étude permettent d'utiliser jusqu'à 36 puces de mémoire par ligne complète, tout en réduisant considérablement la charge sur le sous-systèmes d'interface de commande-adresse.

Si ce paramètre est considéré du point de vue des termes physiques, alors tout est basé sur une charge capacitive, des fronts d'impulsion et une adaptation d'impédance (Z o). Par petites transformations, on obtient la dépendance de l'impédance à une fréquence donnée sur la capacité de charge : Z o =U/I=1/(C*f). Étant donné que l'impédance dépend de la tension et du courant du signal dans le circuit, Z o peut être ajusté avec ce paramètre du BIOS en modifiant les valeurs U et I, optimisant ainsi la charge capacitive sur la ligne de signal du bus. Si vous augmentez la tension et le courant en même temps, tout en maintenant une valeur de résistance constante, alors, bien sûr, la puissance dissipée dans le circuit augmentera également. D'autre part, si vous maintenez le niveau de tension constant, en augmentant le courant dans le circuit, vous pouvez augmenter l'impédance. L'objectif principal est de faire correspondre la résistance interne de la source avec la propre résistance de la ligne de signal et la résistance de charge (adaptation de résistance). Cela vous permet de minimiser les réflexions et l'inclinaison du signal (idéaliser la forme et la durée du front) entre les niveaux actifs d'une manière différente, d'améliorer l'intégrité du signal. En abaissant le niveau du signal (la norme pour la SDRAM est de 3,3 V), la marge de bruit (marge de bruit) pour les niveaux logiques haut et bas diminue. Cependant, le facteur de contrôle le plus important de l'impédance (impédance, Z o) est le courant. En modifiant la valeur du courant à un niveau de tension de signal constant, vous pouvez contrôler l'impédance, et donc contrôler la charge sur une ligne de signal spécifique.

Le contrôle de la charge actuelle est vu pour la première fois dans les ensembles logiques de la série Triton d'Intel i82430HX et i82430TX. Le registre de contrôle DRAMEC (DRAM Extended Control Register), contenu dans le pont nord de ces ensembles, est responsable du niveau de signal sur les lignes d'adresse (MAD Memory Address Drive Strength). En d'autres termes, ce registre DDECR 2 bits programme la charge de courant sur les tampons de sortie de la ligne d'adresse MAA/MAB et MA/MWE# à 8/12 mA pour le pont FW82439HX (ensemble de base i82430HX) et 10/16 mA pour le FW82439TX (i82430TX logique). Dans certains ensembles de base de VIA (par exemple, KT133), ils ont introduit un registre 8 bits étendu personnel, qui vous permet de programmer des tampons de sortie non seulement pour les lignes d'adresse, mais également pour d'autres en fonction des valeurs 12/24 mA. En modifiant les valeurs actuelles des lignes de données (Memory Data Drive), des commandes (SDRAM Command Drive), des adresses (Memory Address Drive) et des stroboscopes (CAS # Drive et RAS # Drive), vous pouvez augmenter la vitesse ou la stabilité de le sous-système mémoire.

Une sorte de cas particulier du paramètre considéré est la limitation de la charge physique par ligne en termes de fréquence. Par exemple, la série i82815xx se différencie des ensembles VIA de base par l'impossibilité du sous-système mémoire de fonctionner en mode asynchrone avancé par rapport au bus principal (la seule exception est le cas du 66/100 MHz via le sous-système bus principal/mémoire interface, respectivement). Pour prévenir d'éventuelles pannes matérielles de la mémoire sur le bus haute fréquence et augmenter la charge sur la ligne physique, le développeur a introduit des capteurs de ligne intégrés au contrôleur (Bank Sensor), qui déterminent la charge physique totale. Le mécanisme de rétroaction contrôle la caractéristique de fréquence de charge du sous-système de mémoire : à une fréquence du bus principal (FSB) de 133 MHz et une charge sur le sous-système de mémoire allant jusqu'à quatre lignes physiques incluses, l'équilibre de fréquence est maintenu. Si la charge totale est supérieure à quatre lignes physiques, le sous-système de mémoire est automatiquement commuté sur le mode de fonctionnement à 100 MHz.

BIOS système pouvant être mis en cache

Paramètre qui autorise (Activer) ou désactive (Désactiver) la mise en cache du BIOS. Après le démarrage du système, il n'est pas nécessaire d'accéder à la ROM, car tous les paramètres et paramètres du système sont chargés dans la RAM, il n'est donc pas pratique de mettre ces données en cache. Cependant, l'activation de cette option entraîne la possibilité de mettre en cache (accès très rapide aux données nécessaires) des zones de mémoire aux adresses du BIOS système dans la RAM. Étant donné que la mémoire utilisée par le BIOS est très lente, il est possible de copier les paramètres du BIOS dans une zone désignée (F0000hFFFFFh) de la mémoire système, mais cela ne s'applique que si le BIOS système est masqué. Mais si un programme tente d'écrire dans les données d'adresse, cela peut entraîner une erreur système globale.

BIOS vidéo pouvant être mis en cache

Un paramètre qui contrôle la mise en cache du BIOS de la carte vidéo, mais ne fonctionne que si le BIOS vidéo est grisé (Video BIOS Shadow en position Enable). L'activation de cette option entraîne la possibilité de mettre en cache la zone de mémoire aux adresses BIOS de l'adaptateur vidéo C0000hC7FFFh dans la RAM, similaire à "System BIOS Cacheable", mais cette fois les paramètres du sous-système vidéo sont copiés. Si un programme essaie d'écrire à ces adresses, le système émettra un message d'erreur. Dans ce cas, les recommandations pour le réglage du paramètre en question sont similaires au paragraphe précédent.

RAM vidéo pouvant être mise en cache

Semblable aux deux paramètres précédents, l'option Activer vous permettra de mettre en cache le contenu de la mémoire vidéo dans la RAM système (A0000hAFFFFh), tout en augmentant la vitesse d'accès à la mémoire vidéo et en améliorant légèrement les performances du système.

Temps de récupération d'E/S 8 bits

Un élément de réglage qui caractérise le temps de récupération après une opération de lecture/écriture pour les périphériques à interface ISA 8 bits, appelé mécanisme de récupération du bus d'E/S. Ce paramètre est mesuré en cycles de bus et détermine le délai que le système définira après l'envoi d'une demande de lecture/écriture à un périphérique d'E/S. Ce délai est nécessaire car le cycle de lecture/écriture pour les périphériques d'interface ISA est nettement plus long que pour les périphériques PCI. La valeur par défaut recommandée pour ce paramètre est 1 et ne doit être augmentée que si un périphérique ISA suffisamment lent est installé sur l'ordinateur. Peut prendre des valeurs de 1 à 8 horloges et NA (3,5 horloges par défaut).

Temps de récupération d'E/S 16 bits

Paramètre qui caractérise le temps de récupération après une opération de lecture/écriture pour les périphériques à interface ISA 16 bits. Par analogie avec le paramètre précédent, la valeur de réglage conseillée est 1. Il peut prendre des valeurs de 1 à 4 cycles et NA (3,5 cycles par défaut).

Trou de mémoire à 15M-16M

"Trou" dans l'écart entre les 15e et 16e mégaoctets de RAM système (dans certaines configurations, il y en a 1415). Son autorisation (Activer ou spécifier directement l'espace utilisé) vous permet d'accéder aux périphériques d'E / S utilisant l'interface Legacy ISA comme mémoire, augmentant ainsi la vitesse d'accès à ceux-ci, cependant, il interdit au système d'utiliser la zone RAM allouée, réservant pour les besoins des extensions de cartes installées. Par conséquent, ce paramètre doit être activé s'il est requis dans la documentation de la carte périphérique installée dans l'ordinateur. Le désactiver (Désactiver ou Aucun) empêche tous les programmes normaux d'utiliser la zone de mémoire spécifiée et donne au système un accès direct à la totalité de la RAM système installée.

Taille de la mémoire partagée VGA

Contrairement au paramètre précédent, ce paramètre caractérise la mémoire réservée aux besoins du sous-système vidéo intégré au chipset lui-même. L'architecture de mémoire unifiée (UMA Unified Memory Architecture) est un analogue d'un autre standard similaire SMBA (Shared Memory Buffer Architecture). L'idée de base d'UMA est de fournir un accès séparé à la mémoire principale du système, éliminant ainsi le besoin de tampons graphiques dédiés, où la logique centrale abandonne le contrôle de la RAM du système lorsque le contrôleur graphique intégré en a besoin. Tout cela a un effet plutôt négatif sur les performances globales du système, puisque le tampon de trame unifié le "ralentit" (parfois la baisse peut atteindre jusqu'à 15%) par rapport à la version non UMA. Théoriquement, le mécanisme considéré permet un changement dynamique de la taille du tampon de trame en fonction des exigences de l'application en cours d'exécution, mais il est pratiquement impossible d'aller au-delà de la quantité allouée dans la configuration du BIOS. Par conséquent, pour déterminer la quantité requise, en tenant compte de la résolution d'écran requise, de la profondeur de couleur et de la granularité maximale possible (plus petit pas de changement) de mémoire (0,5 Mo), le tableau suivant sera utile :

Taille de framebuffer réglable

Cependant, il convient de noter que le changement de la quantité de mémoire réservée au tampon de trame peut avoir une discrétion différente avec un pas de 0,5 Mo à une progression arithmétique (2 N) et son propre "plafond", déterminé par une version spécifique du BIOS . Par conséquent, les chiffres du tableau sont "de référence" et il est possible que le volume requis ne puisse pas être déterminé avec précision, ce qui obligera à déterminer une valeur proche (dans un sens ou dans l'autre) du volume requis un.

Prise en charge PCI 2.1

Un paramètre qui détermine la prise en charge de la spécification de bus PCI 2.1, dont le fonctionnement parallèle, en plus de "Passive Release" et "Delayed Transaction", est caractérisé par deux autres mécanismes : Multi-Transaction Timer (MTT prend le contrôle du bus et effectue des transmissions de paquets de données courts sans recontrôler le bus, ce qui permet d'augmenter les performances lors du traitement, par exemple, des données vidéo) et Enchanced Execute Recording (Performance d'enregistrement améliorée EER, obtenue grâce à l'utilisation de tampons de plus grande profondeur, fusionnant opérations et un rafraîchissement plus rapide de la DRAM afin que les cycles d'écriture aient moins d'impact sur les performances du système, et les cycles d'écriture fusionnés fusionnent les cycles d'octets, de mots et de mots doubles en une seule opération d'écriture en mémoire). Cependant, ces deux modes sont activés par défaut dans la spécification considérée et n'ont pas besoin d'être contrôlés. Cette révision de la spécification 2.1 étend les fonctionnalités prises en charge de la version 2.0 : la possibilité de travailler avec des périphériques PCI 64 bits a été implémentée, en outre, un mécanisme de pont PCI-à-PCI a été introduit, ce qui permet d'augmenter le nombre maximum de PCI installés périphériques d'interface maintenant il peut y en avoir plus de 4. Cependant, la différence la plus importante Il s'agit d'un mécanisme spécifique de Concurrent PCI : le bus s'appuie désormais sur un temporisateur multi-transaction, qui optimise les performances pour les threads courts mais puissants, ce qui facilite la fonctionnent en temps réel et la communication via l'interface est plus efficace. Les retards introduits par les maîtres de bus sont réduits, ce qui facilite un fonctionnement simultané efficace du processeur et des périphériques PCI / ISA, car désormais chaque emplacement PCI individuel a la qualité d'un gestionnaire (fonctionne en mode maître de bus).

Deux mécanismes uniques qui améliorent l'efficacité de l'échange de données entre PCI et d'autres sous-systèmes sont également intéressants. Par exemple, le tampon d'écriture CPU vers PCI offre la possibilité d'écrire jusqu'à quatre mots mis en file d'attente sur l'interface PCI après que le périphérique a envoyé une commande de préparation pour recevoir des données. D'ordinaire, le processeur ne peut écrire que directement sur le PCI et reste inactif en attendant que le périphérique renvoie une réponse d'accusé de réception prêt. En d'autres termes, l'utilisation de ce tampon peut réduire considérablement le nombre de cycles d'inactivité (Idle Cycles) dans le mode veille du processeur.

Le mode PCI-to-DRAM Prefetch est utilisé pour éviter les phases répétitives d'accès à la RAM du système pour récupérer et fournir de petits morceaux qui peuvent être prérécupérés à partir d'un tableau de données cohérent. Cela signifie que les données sont constamment mises en mémoire tampon avant qu'elles ne soient nécessaires et qu'elles soient accessibles avec un délai minimal.

Le paramètre "PCI 2.1 Support" doit être désactivé si la carte installée n'est pas conforme à la version 2.1 et présente des dysfonctionnements pendant le fonctionnement. Si tous les périphériques utilisent l'interface PCI 2.1, il est recommandé d'activer ce paramètre.

Libération passive

libération passive. Ce mode de fonctionnement est une sorte de "cheval" du bus PCI, depuis la version 2.0 c'est l'implémentation de son fonctionnement parallèle, qui permet un transfert de données plus efficace entre le processeur, les interfaces PCI et ISA pour augmenter la vitesse. En autorisant les accès au bus entrelacés depuis le processeur et d'autres dispositifs de contrôle PCI, le système peut continuer à traiter les demandes même lorsqu'une demande provenant d'un dispositif d'interface ISA a complètement pris le contrôle du bus. En d'autres termes, le mécanisme considéré détermine la cohérence des cycles EISA/ISA et des appels CPU vers PCI (processeur-périphérique PCI), ce qui permet de redéfinir le bus PCI et permet au processeur d'y accéder directement et d'en prendre le contrôle. . Par conséquent, l'activation de ce mode permettra aux composants périphériques connectés aux bus PCI et ISA d'utiliser moins de ressources système.

Transaction retardée

Transaction retardée (ajournée). L'interface ISA fonctionne à 1/4 de la fréquence d'horloge du bus PCI et a donc une latence beaucoup plus élevée. Si un périphérique PCI tente d'accéder au bus système au moment où il est occupé par un périphérique d'interface ISA, dans ce cas, le périphérique PCI peut temporairement écrire les données transmises dans un tampon spécial, à partir duquel les données seront ensuite écrites dans le bus système dans la phase de libération passive. Dans ce cas, les dispositifs de contrôle d'interface peuvent utiliser librement le bus PCI et le transfert de données vers le bus ISA peut être effectué ultérieurement. Ce mécanisme est extrêmement pertinent puisque, par exemple, le cycle d'un tel accès à un périphérique d'interface ISA 8bit prend environ 5060 cycles du bus PCI. Par conséquent, une transaction retardée permet une utilisation plus efficace des bus PCI et ISA, ce qui devrait conduire à un fonctionnement plus fluide des composants périphériques de l'interface ISA et permettre un accès simultané aux périphériques sur les bus ISA et PCI. L'activation de ce paramètre facilite grandement la cohérence de ces interfaces, en utilisant un buffer 32 bits pour supporter l'augmentation du temps de cycle d'échange sur le bus PCI. Cependant, si une carte d'interface périphérique ISA n'est pas installée dans le système, il est recommandé de désactiver ce paramètre (Désactiver).

Minuterie de latence PCI

Temporisateur de retard de bus PCI. L'initiateur (maître) et le périphérique cible sur le bus PCI doivent avoir certaines limites quant au nombre de cycles d'attente qu'ils peuvent ajouter à la transaction en cours. De plus, le demandeur doit disposer d'un temporisateur programmable qui limite sa présence sur le bus en tant qu'agent maître pendant les périodes de charge maximale de l'interface. Une exigence similaire est imposée aux ponts qui accèdent aux périphériques avec un long temps d'accès (interfaces ISA, EISA, MC), et ces ponts doivent être développés sur la base d'exigences strictes selon lesquelles les périphériques à faible vitesse n'affectent pas de manière significative les performances globales du bus PCI. .

Si le maître du bus ne dispose pas de suffisamment de tampon pour stocker les données lues, il doit différer sa demande au bus jusqu'à ce que le tampon soit prêt. Dans un cycle d'écriture, toutes les données à transférer doivent être prêtes à être écrites avant la procédure de phase d'accès au bus. Pour garantir des performances optimales de l'interface PCI, les données doivent être transférées de registre à registre. Dans les systèmes construits sur le bus PCI, il est toujours nécessaire de faire un compromis entre une faible latence (la présence d'un agent sur le bus en mode actif) et l'obtention des meilleures performances de tous les participants aux transactions. En règle générale, les performances les plus élevées sont obtenues avec un accès long et continu (rafale) de l'appareil au bus.

Chaque emplacement d'extension du composant d'interface PCI dispose d'un nombre bien défini d'horloges pour obtenir un accès continu au bus système. A partir du moment où il est reçu, chaque accès est associé à un délai initial (pénalité), et le rapport entre le nombre de cycles inactifs et actifs s'améliore avec l'augmentation des cycles de latence du bus (PCI Latency). En général, la plage de latence acceptable est de 0 à 255 cycles de bus PCI par incréments de 8. Le registre qui contrôle ce délai doit être accessible en écriture si le périphérique peut mettre en paquets l'accès au bus en plus de deux phases, et doit rester en mode lecture seule. pour les appareils qui fournissent leur accès en deux phases ou moins en mode rafale (la valeur matérielle du temporisateur dans ce cas ne doit pas dépasser 16 cycles PCI). L'augmentation de la latence de, disons, 64 à 128 cycles de bus devrait améliorer les performances du système de 15 % (les performances sont également améliorées si la latence passe de 32 à 64 cycles). Si le système utilise un chipset avec une architecture de concentrateur (par exemple, tous les Intel 8xx), la valeur de latence PCI présente dans les paramètres du BIOS s'applique uniquement au pont PCI-à-PCI / AGP, et non à Host-to-PCI , car les MCH (hubs des principales interfaces incluses dans l'ensemble logique) ne prennent pas en charge la latence PCI.

Mode AGP 2X

La spécification Accelerated Graphics Port contient essentiellement des commandes de contrôle PCI générales avec une différence dans la capacité à effectuer des opérations directes en mémoire (DiME ou DME Direct (in) Memory Execute), la présence d'un port d'adressage (SBA SideBand Addressing) et l'utilisation de l'écriture -mode traversant vers la RAM système (écriture rapide).

En utilisant le mécanisme DiME, les adaptateurs vidéo basés sur le bus AGP peuvent fonctionner en deux modes. En mode DMA, le contrôleur se comporte comme un périphérique vidéo PCI ordinaire, n'utilisant que sa propre mémoire locale pour stocker les textures et effectuer les opérations, le mécanisme DiME est désactivé. Dans le cas de l'utilisation du mode Execute, le contrôleur "unifie" une partie de la mémoire système (c'est la quantité spécifiée dans le paramètre "AGP Aperture Memory Size") pour le stockage des textures, en utilisant un schéma de redirection spécifique (GART Graphic Address Remapping Table), remappant dynamiquement les pages de 4 Ko. Certains fabricants de contrôleurs vidéo n'introduisent pas de prise en charge de DiME ( texturation AGP ), utilisant l'interface AGP uniquement pour la compatibilité, mais implémentant uniquement le mode DMA. En fait, un tel accélérateur fonctionne comme une carte vidéo PCI ordinaire avec seulement une différence « mécanique » : la fréquence de fonctionnement est doublée : 66 MHz pour AGP contre 33 MHz pour PCI.

Le port d'adressage spécifique SBA permet, en utilisant le front et le front du signal d'horloge, d'augmenter la fréquence résultante (on l'appelle aussi "effective") du bus AGP, sans augmenter le maître (référence) 66MHz. Les transactions AGP (un paquet dans lequel plusieurs opérations sont effectuées dans leur ensemble) ne sont utilisées qu'en mode Bus Mastering alors qu'une transaction PCI normale peut au mieux transférer quatre mots de 32 bits en 5 cycles (puisque l'adresse est transférée sur les bus d'adresse/données pour chaque rafale de quatre mots), une transaction AGP peut utiliser Sideband pour transférer l'adresse en petits morceaux en même temps que les données. Lors de la transmission d'une rafale de quatre mots, quatre parties de l'adresse sont transmises pour le cycle de rafale suivant. À la fin du cycle, l'adresse et les informations de demande pour le paquet en cours de formation ont déjà été transmises, de sorte que la prochaine rafale de quatre mots peut commencer immédiatement. Ainsi, quatre mots peuvent être transférés sur AGP en 4 cycles de bus, au lieu des cinq nécessaires pour PCI, qui, compte tenu de la fréquence d'horloge de 66 MHz, donne idéalement un débit de pointe de 264 Mbps.

Pour un transfert d'informations plus rapide, le processeur écrit d'abord les données dans la mémoire système et le contrôleur graphique les récupère. Cependant, dans le cas du transfert d'une grande quantité de données, la bande passante de la mémoire système peut ne pas être suffisante, pour laquelle le mode de transfert de bout en bout Fast Writes a été introduit. Il permet au processeur de transférer directement des données vers le contrôleur graphique sans accéder à la mémoire système, ce qui, bien sûr, peut augmenter considérablement les performances du sous-système graphique et soulager une partie de la charge du sous-système de mémoire principale du PC. Cependant, ce mode n'est pas pris en charge par toutes les logiques système, les états des registres d'état des chipsets individuels interdisent son utilisation au niveau le plus bas. Ainsi, le mode d'écriture immédiate est actuellement implémenté dans certains chipsets d'Intel (séries i820, i840, i850 et i845x) et VIA (Apollo 133A, KX133, KT133 et tous les suivants). Les logiques système i440xX, i810, i815, AMD-750, AMD-760 et AMD-760MPx de ces fabricants ne prennent pas en charge ce mode.

Le mode AGP 2X vous permet d'activer/désactiver (Activer/Désactiver) le protocole de double transfert de données via l'interface AGP. Comme déjà mentionné, le transfert de données dans la spécification AGP 1X est effectué sur le bord du signal d'horloge à l'aide d'un stroboscope à 66 MHz, fournissant un débit de pointe de 264 Mbps. L'activation du mode AGP 2X double le débit en transmettant des données sur le bord et le bord du signal d'horloge jusqu'à un "plafond" théorique de 528 Mbps. Dans le même temps, il est clair que la spécification AGP2X doit être prise en charge à la fois par la logique de base et le contrôleur graphique. La désactivation de ce mode est recommandée si le système est instable ou si un overclocking est prévu (non pris en compte pour les logiques de base avec une interface AGP asynchrone par exemple, les séries i850 et i845x).

Taille de la mémoire d'ouverture AGP

Un avantage hypothétique de l'interface AGP par rapport au PCI, outre le schéma de synchronisation, est qu'elle permet l'utilisation de la RAM système dans le cadre d'une architecture unifiée (UMA Unified Memory Architecture) pour le stockage des données, en utilisant le mode DiME mentionné précédemment. La carte graphique peut accéder et manipuler les données directement dans la mémoire système, en contournant sa propre mémoire locale. Cette fonctionnalité nécessite une quantité bien définie de RAM système à utiliser pour les opérations graphiques. À mesure que la quantité de mémoire vidéo locale du contrôleur graphique augmente, cette fonctionnalité de réservation d'une partie de la mémoire système perd bien sûr de sa pertinence, à la suite de quoi il existe plusieurs recommandations pour utiliser la quantité de la zone allouée de la mémoire principale.

En général, l'ouverture fait partie de la plage d'espace d'adressage de la RAM système réservée à la mémoire graphique. Les trames principales tombant dans cette plage d'ouverture sont transmises à l'interface AGP sans nécessiter de traduction. La taille d'ouverture AGP est définie comme la mémoire AGP maximale utilisée multipliée par deux (x2) plus 12 Mo, ce qui signifie que la mémoire AGP utilisée est inférieure à la moitié de la taille d'ouverture AGP. En effet, le système nécessite de la mémoire AGP non mise en cache, plus une zone de mémoire similaire pour les écritures combinées et 12 Mo supplémentaires pour l'adressage virtuel. La mémoire physique est libérée selon les besoins uniquement lorsque l'API (couche logicielle) fait une demande appropriée pour créer une surface non locale (Create Non-local Surface). Les systèmes d'exploitation Windows 9x, par exemple, utilisent l'effet cascade, lorsque les surfaces sont d'abord créées dans la mémoire locale, et si elle est pleine, le processus de création de surface est transféré vers la mémoire AGP, puis vers la mémoire système. Ainsi, l'utilisation de la RAM est automatiquement optimisée pour chaque application où l'AGP et la mémoire système ne sont pas utilisées, sauf en cas d'absolue nécessité.

Il est très difficile de donner sans ambiguïté un schéma pour déterminer la taille d'ouverture optimale. Cependant, la réservation de RAM système optimale peut être déterminée par la formule suivante : RAM système totale/(RAM vidéo/2). Par exemple, pour un adaptateur vidéo avec 16 Mo de mémoire vidéo dans un PC avec 128 Mo de RAM système, l'ouverture AGP sera de 128/(16/2)=16 Mo, et pour un adaptateur vidéo avec 64 Mo de mémoire vidéo dans un PC avec 256 Mo de RAM système, 256/(64/2)=8 Mo. Cette décision est une sorte d'approximation - dans tous les cas, il est vraiment recommandé d'allouer au moins 16 Mo pour l'ouverture. Il faut également se rappeler que la taille de l'ouverture (selon le schéma 2 N , ou un choix entre 32/64 Mo) ne correspond pas directement aux performances résultantes, donc l'augmenter dans des proportions énormes n'améliorera pas les performances. Actuellement, avec une RAM système moyenne de 128256 Mo, il est considéré comme une règle empirique d'avoir une taille d'ouverture AGP de 64 Mo à 128 Mo. Il n'y a pas de dégradation des performances au-delà de la "barrière" de 128 Mo, mais il est toujours préférable de s'en tenir au "standard" 64128 Mo afin que la taille de la table GART ne soit pas trop grande.

Une autre recommandation "frontale", qui est plutôt le résultat de nombreuses expériences pratiques, peut être l'allocation de la moitié de la quantité de RAM système pour AGP Aperture Memory Size, en tenant compte des capacités du BIOS : 8/16/32/64/ 128/256 Mo (schéma avec un pas de 2 N) ou choix entre 32/64 Mo. Cependant, dans les systèmes avec une petite (jusqu'à 64 Mo) et une grande (à partir de 256 ou plus) RAM, cette règle ne fonctionne pas toujours (l'efficacité est affectée), en outre, comme mentionné précédemment, vous devez également prendre en compte la quantité de local RAM de la carte vidéo elle-même. Par conséquent, les recommandations dans ce contexte peuvent être présentées sous la forme du tableau suivant, en tenant compte des capacités du BIOS :

Dépendance de la taille d'ouverture sur la quantité de RAM système

Spectre étalé modulé

Clock Synthesizer/Driver est une source d'ondulations dont les valeurs limites forment des interférences électromagnétiques (EMI ElectroMagnetic Interference) un rayonnement électromagnétique à haute fréquence (interférence) qui pénètre dans le milieu de propagation (transmission), principalement en raison de l'utilisation de hautes fréquences pour la porteuse et la modulation. L'effet EMI est basé sur l'addition de deux fréquences ou plus, à la suite de quoi le spectre du signal devient complexe. La modulation spectrale de l'impulsion d'horloge (SSM, en d'autres termes SSC Spread Spectrum Clock) vous permet de répartir uniformément des valeurs négligeables du fond général de rayonnement électromagnétique émanant de tout composant fonctionnel du système sur tout le spectre de fréquences de l'impulsion d'horloge . En d'autres termes, SSM vous permet de "masquer" les interférences haute fréquence sur le fond d'un signal utile en introduisant un autre signal supplémentaire dans son spectre, fonctionnant dans la gamme de fréquences de plusieurs dizaines de kilohertz (ce type de processus est appelé modulation) .

Le mécanisme SSM est destiné à réduire les interférences d'harmoniques de types plus élevés de fréquence de bus. La théorie du signal dit qu'à une certaine fréquence dans une ligne de signal, toute forme d'onde génère des types plus élevés d'oscillations harmoniques, qui, s'accumulant plus tard, peuvent interférer avec le signal principal. Une des façons de contourner ce problème est d'influencer le signal principal d'une certaine fréquence d'oscillations modulantes beaucoup plus faible, qui est le résultat de variations de ±1% de la valeur nominale du maître. Typiquement, la mise en oeuvre de SSM se réduit à utiliser deux valeurs différentes dont la fréquence nominale est la référence, ou à fixer la fréquence fondamentale au maximum (modulation low profile) le plus souvent à la référence. En fait, il existe de nombreuses raisons et méthodes.

Il est basé sur le fait qu'à mesure que la fréquence de fonctionnement augmente, les composants électroniques émettent des interférences électromagnétiques, qui, à leur tour, peuvent provoquer des interférences de signal provenant d'autres appareils. Étant donné que tout appareil qui dépasse la limite de tolérance du signal tiers n'est pas certifié FCC Federal Communications Committee, il est important de comprendre comment déterminer le niveau EMI. Pour commencer, l'appareil testé est entré en mode radio et la gamme de fréquences de réception dans un large spectre est déterminée avec la mesure des interférences avec les signaux vidéo et audio. La sensibilité de la bande passante du DUT est spécifiée dans l'ordre de 1MHz. Si la fréquence de fonctionnement principale est modulée, étendant la bande passante de plus que les 45 MHz typiques, le spectre des interférences électromagnétiques change : au lieu de pics aigus (une forme courante d'EMI non modulée), des "cloches gaussiennes" apparaissent (une forme d'onde qui est limitée en haut par une courbe décrite par une distribution gaussienne), à ​​la suite de quoi l'amplitude du signal résultant devient nettement plus petite (1/31/4 de l'amplitude de la fréquence porteuse non modulée, le signal porteur). Cependant, malgré cela, l'énergie reste constante. Comme la largeur d'impulsion devient plus grande et que la loi de conservation de l'énergie doit être satisfaite, l'amplitude de ce signal sera plus petite.

L'activation de la modulation du spectre peut réduire les EMI causées par l'accumulation de composants étroitement espacés fonctionnant à des fréquences élevées et améliorer la stabilité du fonctionnement. Dans les cas où des conditions anormales (« overclocking ») sont utilisées, l'activation du SSM peut entraîner une instabilité du système en raison du fait qu'avec une valeur de multiplicateur élevée actuellement appliquée, une modulation de ± 0,5 % peut entraîner une différence pouvant aller jusqu'à, disons, 10 MHz pour un cycle de modulation. En d'autres termes, si le processeur fonctionne à la fréquence maximale, son augmentation de 10 MHz supplémentaires peut être fatale, par conséquent, lorsque le système fonctionne dans des conditions de fonctionnement anormales (Overclocking), il est fortement déconseillé d'utiliser SSM (Disable).

Détection automatique DIMM/PCI Clk

Pendant le fonctionnement normal du système, les signaux d'horloge du pilote sont transmis via tous les connecteurs d'extension de la mémoire et des interfaces PCI. Chaque fente individuelle et ses broches ont leur propre inductance, impédance et capacité, ce qui entraîne une atténuation et une atténuation du signal d'horloge. En plus de cela, les signaux tiers sont la source d'EMF (Electric Motion Force, EMF) et d'EMI. Ce paramètre permet de détecter et de configurer automatiquement la fréquence de fonctionnement des modules de mémoire et des adaptateurs d'interface PCI. Son inclusion (Activer) vous permet de réduire l'effet des interférences électromagnétiques sur les composants installés dans le système, ce qui, à son tour, augmente la stabilité globale de l'ensemble du système dans son ensemble.

Résumé

Ainsi, une chose est claire : un système unique à haute vitesse et extrêmement fiable peut être obtenu en utilisant uniquement une mémoire de qualité suffisante. Cela signifie qu'à l'heure actuelle la mémoire moderne, s'il s'agit par exemple de SDRAM, doit répondre strictement à toutes les exigences techniques avancées, du moins dans le cadre de la spécification PC100. En achetant de la mémoire qui répond aux exigences de PC133, vous obtenez une garantie supplémentaire que les paramètres décrits précédemment peuvent être réglés en toute sécurité sur le minimum (maximum) recommandé et obtenir le système le plus rapide et en même temps fiable. Le degré même de "capacité d'overclocking" et de tolérance aux pannes est déterminé par chaque module de mémoire, ainsi que par la carte système (carte mère) à sa manière. C'est pourquoi il est presque impossible de donner une recommandation claire sur les paramètres à définir. Mais, d'autre part, il existe un schéma de configuration prêt à l'emploi, auquel, après avoir passé un certain temps, vous pouvez créer votre propre système qui offre des performances maximales et un fonctionnement garanti. La question de savoir comment le module de mémoire se comportera et le système dans son ensemble, avec les paramètres définis dans le BIOS, ne peuvent être résolus sans équivoque que par un système d'exploitation spécifique et des packages de test spécialisés capables de charger le sous-système de mémoire assez lourdement, avec précaution vérifiez-le et indiquez les éventuels échecs ou erreurs. En d'autres termes, seules la connaissance et la compréhension de tous les paramètres décrits précédemment, ainsi que la patience et le temps, vous permettront d'atteindre le résultat souhaité pour atteindre l'objectif cher à tout utilisateur de PC : assembler le système le plus rapide et le plus tolérant aux pannes. l'idéal du rapport "qualité/performance".

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Le BIOS contient de nombreux paramètres qui affectent l'initialisation et le fonctionnement ultérieur de presque tous les périphériques installés sur l'ordinateur ou connectés à ses ports. Dès lors, il n'est pas étonnant que RAM a également des options qui peuvent être contrôlées à partir du BIOS. En particulier, dans le BIOS, vous pouvez configurer la fréquence à laquelle la mémoire fonctionnera, les timings (séquence) des retards lors du passage d'un mode à l'autre, et parfois la tension du module. Ce sont ces paramètres qui deviennent souvent l'objet de l'attention des overclockeurs - les utilisateurs qui tentent d'augmenter les performances de leur ordinateur, et dans ce cas, les performances de la RAM.

Si votre ordinateur se fige, redémarre par intermittence ou si le système d'exploitation affiche constamment des messages d'erreur lors de la lecture des données, cela peut indiquer que la RAM fonctionne à sa limite. La cause des pannes peut être soit une température trop élevée des puces mémoire, soit des temporisations trop basses ou une fréquence surestimée.

La première chose à faire dans ce cas est d'essayer de gérer les temporisations de la mémoire ou, si cela ne fonctionne pas, de passer la mémoire en mode automatique ou par défaut. Cela peut être fait dans le BIOS.

Vous devez d'abord aller dans le BIOS. Il n'y a qu'un seul moment où cela peut être fait - 2-3 secondes après avoir allumé ou redémarré l'ordinateur. Mais il peut y avoir plusieurs façons de procéder, selon le fabricant du BIOS. Dans le cas de AwardBIOS et PhoenixBIOS, vous devez appuyer sur la touche Suppr, pour AMIBIOS, appuyez sur la touche F2.

NOTE! En ce qui concerne les ordinateurs portables ou les netbooks, il existe de nombreuses autres façons d'entrer dans le BIOS, car il existe différents fabricants de BIOS pour ordinateurs portables et les façons d'y entrer peuvent être plus sophistiquées.

Même si vous ne savez pas quel BIOS est utilisé sur votre carte mère, vous pouvez lire le message sur la touche à appuyer pour y accéder immédiatement après avoir allumé ou redémarré l'ordinateur. Ce message apparaît généralement au bas de l'écran, bien qu'il puisse apparaître ailleurs, par exemple après certains messages d'information.

Il existe également un moyen assez simple et direct d'accéder à BIGS sans penser à la touche sur laquelle appuyer. Il suffit immédiatement après avoir allumé ou redémarré l'ordinateur d'appuyer sur deux, voire trois touches à la fois - F2, Supprimer et F10 : avec une forte probabilité, certaines fonctionneront.

Donc, nous sommes entrés dans le BIOS. Son apparence dépend non seulement du fabricant, mais également de la date de sortie de la carte mère. Récemment, il est devenu très à la mode de créer un shell BIOS graphique pouvant être contrôlé avec une souris. En conséquence, le même BIOS peut sembler complètement différent. Pour compliquer encore la situation, de nombreux fabricants de cartes mères ajoutent leurs propres outils d'overclocking, ce qui entraîne l'apparition d'éléments supplémentaires ou de sections entières dans le BIOS.

Malheureusement, il n'est pas possible de dire sans équivoque dans quelle section vous devez vous rendre pour trouver le paramètre souhaité, car il existe de nombreuses options d'implémentation du BIOS. Cependant, vous pouvez vous concentrer sur certaines phrases. Dans le cas où nous en avons besoin, les groupes peuvent avoir les noms suivants :

• avancé;
• Réglage du jeu de puces ;
• Fonctionnalités avancées du jeu de puces ;
• configuration de la mémoire ;
• Configuration DRAM ;
• Fonctions d'overclocking ;
• Ajustement intelligent MB.

eux-mêmes choix peut s'appeler ainsi :

• CAS # temps de latence ;
• RAS# à CAS# Retard ;
• Précharge RAS# ;
• RAS# Activer pour précharger ;
• synchronisation de la mémoire ;
• Synchronisation de la mémoire 1T/2T ;
• tension de la mémoire ;
• Contrôle de surtension DDR2 ;
• Tension DIMM ;
• Tension DRAM ;
• VDIMM.

Les six premiers paramètres sont responsables du réglage des timings. Le principe de modification de la plupart de ces paramètres est assez simple : plus la valeur est petite, plus la RAM est rapide. Dans notre cas, afin de rendre le fonctionnement de la RAM plus stable, les valeurs des paramètres doivent au contraire être augmentées. Malheureusement, il est impossible de dire avec certitude quelle augmentation de laquelle des valeurs donnera un effet à 100%. Par conséquent, en modifiant le paramètre suivant, il est nécessaire de charger le système d'exploitation et de contrôler le changement de température : si l'ordinateur fonctionne de manière stable, l'objectif est atteint.

Comment la RAM est-elle configurée dans le BIOS ?

Réponse du maître :

Le BIOS de la plupart des entreprises contient un programme d'installation spécial. C'est avec son aide que vous pouvez facilement modifier la configuration du système, ainsi que régler les modes de fonctionnement de la RAM de l'ordinateur. Toutes les informations nécessaires à cela sont enregistrées dans une zone distincte de la mémoire dite non volatile, située directement sur la carte mère. Il est aussi appelé CMOS.

Pour modifier les paramètres de RAM à l'aide du BIOS, vous devez définir certaines valeurs dans le programme de configuration du BIOS. Le plus souvent, l'utilisation du mode RAM par défaut est la clé d'un fonctionnement stable de l'ensemble du système d'exploitation. Mais, parfois, il est tout simplement impossible de faire sans changer la vitesse du système. De plus, le réglage de la RAM dans la configuration du BIOS n'affecte pas la stabilité de l'ensemble de l'ordinateur.

Avant de commencer à configurer la RAM, vous devez entrer dans le BIOS. Pour ce faire, appuyez simplement sur la touche Suppr pendant le démarrage du système d'exploitation. Parfois, selon le modèle de votre ordinateur, vous pouvez également accéder au BIOS à l'aide des touches F2 ou CTRL-ALT-ESC.

Tous les paramètres nécessaires à la configuration du fonctionnement de la RAM se trouvent dans l'élément de menu Advanced Chipset Setup. Vous devez y entrer et déjà y configurer les paramètres de base de la RAM.

Afin d'accélérer votre RAM, vous devez d'abord savoir ce que signifie chaque paramètre du BIOS. Ainsi, la configuration automatique signifie l'installation automatique de tous les paramètres de RAM nécessaires qu'il est recommandé d'utiliser, incl. si votre test de configuration a échoué. Pour que vous puissiez corriger le travail de la RAM (c'est ainsi que la RAM est appelée d'une autre manière), vous devez désactiver l'option d'installation automatique de la configuration. Le paramètre DRAM Read Timing indique le nombre de cycles que le système passe dans le processus d'accès à la RAM. N'oubliez pas que plus cet indicateur est bas, plus les performances du système lui-même seront élevées. Le paramètre CAS Delay est quelque peu similaire au paramètre précédent. La réduction de cet indicateur entraîne également une augmentation des performances de l'ensemble du système.

Lors du réglage des paramètres de la RAM dans le BIOS, vous devez être extrêmement prudent, car une trop grande réduction des cycles et des retards peut entraîner le fait que l'ensemble du système fonctionnera de manière instable. Il est nécessaire de spécifier de tels paramètres qui peuvent créer une certaine marge pour la vitesse de travail.

En fin de compte, après avoir défini les paramètres dont vous avez besoin, n'oubliez pas d'enregistrer toutes les modifications dans la configuration du BIOS. Redémarrez ensuite le système.

Essayons de configurer le northbridge du chipset, qui assure le fonctionnement des composants système à haut débit : processeur, mémoire cache, RAM et système vidéo. Habituellement, ces options sont rassemblées dans la section Fonctionnalités avancées du chipset et dans les versions du BIOS avec une barre de menus horizontale - dans le menu Avancé ou similaire.

Sur certaines cartes mères Gigabyte, certains paramètres du chipset sont masqués et pour y accéder, vous devez appuyer sur les touches Ctrl + Fl après avoir accédé à la configuration du BIOS.

La RAM est l'un des composants les plus importants du système qui a un impact significatif sur la vitesse et la stabilité de l'ordinateur. Les modules de mémoire fonctionnent selon des algorithmes complexes et nécessitent le réglage correct des fréquences de fonctionnement et divers intervalles de temps. Pour le mode normal (non overclocké) du système, il n'est pas nécessaire d'ajuster manuellement la mémoire, car dans les modules de mémoire modernes, tous les paramètres nécessaires sont définis automatiquement. Avec la configuration du BIOS, vous pouvez désactiver le réglage automatique et définir tous les paramètres manuellement. Dans ce cas, vous pouvez améliorer les performances du système, mais vous devrez assumer l'entière responsabilité de la stabilité de son fonctionnement.

La plupart des ordinateurs utilisent de la mémoire SDRAM, DDR ou DDR2/3. La mémoire de la norme EDO et FPM, réalisée sous la forme de modules SIMM, est dépassée et nous n'allons pas nous encombrer les méninges.

Configuration du BIOS, RAM, timings de la RAM.

La RAM fonctionne sur les signaux de contrôle du contrôleur de mémoire, qui est situé dans le northbridge du chipset (Intel) ou directement dans le processeur (Athlon 64/FX/X2 et Phenom). Pour accéder à une cellule mémoire spécifique, le contrôleur génère une séquence de signaux avec des retards entre eux. Les délais sont nécessaires pour que le module de mémoire ait le temps d'exécuter la commande en cours et de préparer la suivante. Ces retards sont appelés temporisations et sont généralement mesurés en cycles de bus mémoire.

Si les délais sont trop élevés, la puce mémoire effectuera toutes les actions nécessaires et sera inactive pendant un certain temps, en attendant la prochaine commande. Dans ce cas, la mémoire est plus lente, mais plus stable. Si les délais sont trop petits, le module de mémoire ne pourra pas effectuer correctement ses tâches, ce qui entraînera un plantage du programme ou de l'ensemble du système d'exploitation. Parfois, avec de tels timings, l'ordinateur peut ne pas démarrer du tout, vous devrez alors le réinitialiser à l'aide d'un cavalier sur la carte système.

Chaque module de mémoire a ses propres timings, auxquels le fabricant garantit un fonctionnement rapide et stable de la mémoire. Ces valeurs sont enregistrées dans une puce spéciale appelée SPD (Serial Presence Detect). À l'aide des informations SPD, le BIOS peut configurer automatiquement tout module de mémoire pris en charge par le chipset de la carte mère.

La plupart des versions du BIOS vous permettent de désactiver l'utilisation du SPD et de configurer manuellement la mémoire. Vous pouvez essayer de réduire les délais pour accélérer la mémoire, mais après cela, vous devez tester soigneusement le système.

Pour les modules de mémoire SDRAM et DDR modernes, il existe quatre temporisations principales et un paramètre de fonctionnement du contrôleur de mémoire. Pour comprendre leur essence, considérons brièvement le fonctionnement du contrôleur de mémoire.

1. Le cycle d'accès à une cellule de mémoire spécifique commence par le réglage par le contrôleur du signal d'échantillon RAS # (Row Address Strobe) bas et le réglage de l'adresse de ligne sur les lignes d'adresse. Dès réception de cette commande, le module de mémoire commence le processus d'ouverture de la ligne dont l'adresse a été transférée sur les lignes d'adresse.

2. Après une certaine période de temps nécessaire pour ouvrir la rangée sélectionnée, le contrôleur de mémoire place le signal d'échantillon CAS# (Column Address Strobe) au niveau bas. Les lignes d'adresse auront déjà l'adresse de la colonne à ouvrir.

3. Quelque temps après l'envoi du signal CAS #, le module de mémoire commencera à transmettre les données demandées.

4. Pour fermer la ligne, le contrôleur de mémoire désactive les signaux RAS# et CAS# en mettant les broches correspondantes à l'état haut. Après cela, la recharge de la rangée fermée commence, mais la transmission du paquet de données peut être achevée.

5. Si vous avez besoin de lire des données d'une autre ligne, un nouveau signal d'extraction de ligne (RAS#) ne peut être donné qu'un certain temps après la fermeture de la ligne précédente, ce qui est nécessaire pour recharger la ligne en cours de fermeture.

Conformément à la description simplifiée ci-dessus, les horaires suivants sont distingués (par ordre d'importance):

□ tCL, ou CAS# Latency - le délai entre la signalisation du signal de récupération de colonne CAS# et le début de la transmission des données, c'est-à-dire entre les étapes 2 et 3 ;

□ tRCD, ou délai RAS# à CAS# - délai entre le signal d'extraction de ligne RAS# et le signal d'extraction de colonne CAS# (étapes 1 et 2) ;

□ tRP, ou RAS# Precharge - délai pour recharger une ligne après sa fermeture (étapes 4 et 5) ;

□ tRAS, ou Active to Precharge Delay - le temps minimum entre les commandes d'ouverture et de fermeture d'une ligne (étapes 1 à 4) ;

□ CR, ou Command Rate - un paramètre supplémentaire qui indique le nombre de cycles d'horloge pour transmettre une commande du contrôleur à la mémoire. Il a un impact significatif sur les performances des modules de mémoire modernes et peut prendre une valeur de 1 ou 2 cycles.

Lors de la spécification des caractéristiques d'un module de mémoire, les timings sont généralement indiqués selon le schéma suivant : tCL-tRCD-tRP-tRAS-CR, par exemple, un module de mémoire Kingston, 1 Go DDR2 PC2-5300 a un timing en mode normal 4- 4-4-12-1T. Le paramètre Command Rate (CR) peut ne pas être spécifié, auquel cas les temps seront enregistrés sous la forme d'une séquence de quatre chiffres (4-4-4-12). Si nous comptons le nombre d'impulsions du générateur d'horloge entre les étapes principales du fonctionnement du contrôleur, nous pouvons obtenir un schéma de synchronisation 2-3-3-7, typique de la mémoire DDR.

Pour référence:

Lors de l'analyse des timings de la mémoire DDR et DDR2, on pourrait penser que la mémoire DDR2 est plus lente que la DDR. Cependant, ce n'est pas le cas, car la DDR2 fonctionne à deux fois la fréquence et les délais sont mesurés en cycles d'horloge. Par exemple, deux cycles d'horloge à 200 MHz prennent le même temps en nanosecondes que quatre cycles d'horloge à 400 MHz. Par conséquent, la mémoire DDR2 avec des timings 4-4-4-12 fonctionnera avec approximativement les mêmes délais que la mémoire 2-2-2-6. Des conclusions similaires peuvent être tirées en comparant les timings de la mémoire DDR2 et DDR3.

Le nombre d'options disponibles pour configurer la RAM peut varier considérablement pour différents modèles de cartes mères, même celles fabriquées sur le même chipset. Sur cette base, les cartes mères peuvent être divisées en trois catégories.

□ Planches de personnalisation minimales. Cette situation est typique des cartes bon marché conçues pour les ordinateurs d'entrée de gamme. En règle générale, il est possible de régler la fréquence de la mémoire et, éventuellement, un ou deux timings. Ces cartes ont des capacités d'overclocking limitées.

□ Cartes avec la possibilité de configurer les paramètres de base. Il est possible de régler la fréquence de fonctionnement et les principaux horaires, qui ont été énumérés ci-dessus. Cet ensemble de paramètres est typique de la plupart des cartes et vous permet d'overclocker le système. Les paramètres de mémoire peuvent être collectés dans une section séparée ou situés directement dans la sectionFonctionnalités avancées du jeu de puces. Certaines cartes ont une section spéciale pour l'optimisation et l'overclocking, et les paramètres de mémoire peuvent s'y trouver.

□ Cartes avec fonctionnalités avancées. L'algorithme de fonctionnement du contrôleur mémoire a été donné ci-dessus sous une forme très simplifiée, mais en fait le contrôleur mémoire interagit avec le module mémoire selon un algorithme très complexe, utilisant, en plus de ce qui précède, de nombreux timings supplémentaires. Parfois, vous pouvez trouver des cartes mères avec un ensemble étendu de paramètres, ce qui vous permet d'effectuer une optimisation plus fine de la mémoire et de l'overclocker efficacement.

Synchronisation DRAM sélectionnable, mode de synchronisation

C'est le paramètre principal pour la configuration de la RAM, avec lequel le mode manuel ou automatique est sélectionné.

Valeurs possibles:

1. Par SPD (Auto) - les paramètres des modules de mémoire sont définis automatiquement à l'aide des données de la puce SPD ; il s'agit de la valeur par défaut et ne doit pas être modifiée sauf en cas d'absolue nécessité ;

2. Manuel - les paramètres des modules de mémoire sont définis manuellement. Si vous sélectionnez cette valeur, vous pouvez modifier les paramètres des fréquences de fonctionnement et des temporisations de la mémoire. Le réglage manuel de la RAM vous permet d'accélérer son travail, mais en même temps, il peut y avoir des pannes dans le système.

Configurer la synchronisation DRAM par SPD, la synchronisation de la mémoire par SPD

La signification de ces paramètres est complètement similaire à la synchronisation DRAM décrite ci-dessus.

Sélectionnable et les valeurs possibles sont :

1. Activé (On) - Les paramètres RAM sont définis automatiquement en fonction des données SPD ;

2. Désactivé (Off) - La RAM est configurée manuellement.

Fréquence mémoire, fréquence DRAM, valeur d'index Memclock, Max Memclock

Le paramètre affiche ou règle la fréquence de la RAM. Cette fréquence est réglée automatiquement dans la plupart des cas en fonction des informations du SPD. En réglant manuellement, vous pouvez accélérer la mémoire, mais tous les modules ne fonctionneront pas de manière stable.

Valeurs possibles:

1. Auto - La fréquence RAM est définie automatiquement en fonction des données SPD (par défaut) ;

2. 100,120,133 (PC100, PC133) - valeurs possibles pour la mémoire SDRAM ;

3. 200, 266, 333, 400, 533 (DDR266, DDR333, DDR400, DDR533) - valeurs possibles pour la mémoire DDR ;

4. DDR2-400, DDR2-566, DDR2-667, DDR2-800, DDR2-889, DDR2-1067 - valeurs pour la mémoire DDR2.

Selon le chipset utilisé, la liste des valeurs disponibles peut différer de celle donnée ; elle ne listera que les fréquences supportées par la carte.

Dans certaines cartes, ce paramètre est en lecture seule, et pour changer la fréquence de la mémoire, utilisez le paramètre FSB / Memory Ratio décrit ci-dessous. Pour les cartes mères ASRock, l'option de flexibilité doit être désactivée pour configurer manuellement la mémoire.

Rapport FSB/mémoire, multiplicateur de mémoire système

Le paramètre détermine le rapport (multiplicateur) entre la fréquence FSB et la fréquence mémoire. Ce paramètre peut être utilisé à la place du paramètre Memory Frequency décrit ci-dessus pour définir la fréquence de la RAM.

Valeurs possibles:

1. Auto - le rapport entre le FSB et la fréquence de la mémoire est ajusté automatiquement en fonction des données SPD ;

2. 1:1 ; 1:1, 2 ; 1:1,5 ; 1:1, 66 ; 1:2, 3:2 ; 5:4 - la sélection de l'une de ces valeurs vous permettra de régler manuellement le rapport entre les fréquences FSB et mémoire. Pour calculer la fréquence de la mémoire, il convient de tenir compte du fait que la fréquence FSB peut être indiquée en tenant compte de la multiplication par quatre (valeur effective) et la fréquence DDR - en tenant compte du double. Par exemple, avec une fréquence FSB effective de 1066 MHz et un multiplicateur de 1:1,5, la fréquence mémoire résultante sera (1066:4) x 1,5 x 2 - 800 MHz. Selon le modèle de carte, l'ensemble de ratios peut différer légèrement de ce qui précède ;

3.2.00 ; 2,50 ; 2, 66 ; 3,00 ; 3, 33 ; 4,00 - en présence d'une telle série, la fréquence mémoire est calculée en multipliant la fréquence FSB réelle par le coefficient sélectionné;

4. Mode Sync - la mémoire fonctionne de manière synchrone avec la fréquence FSB.

CAS# Latence, tCL, DRAM CAS# Latence

Ce paramètre définit les délais entre le signal d'extraction de la colonne CAS# et le début de la transmission des données. Ce délai est nécessaire pour que le module mémoire puisse générer le contenu de l'emplacement mémoire demandé pour transmission. La définition manuelle de valeurs de latence # CAS basses augmente la vitesse du module, c'est-à-dire l'overclocke.

Valeurs possibles:

1. 1, 5 ; 2 ; 2, 5 ; 3 - pour la mémoire DDR. Des valeurs plus petites correspondent à un fonctionnement plus rapide de la mémoire, cependant, tous les modules ne peuvent pas fonctionner avec de telles valeurs ;

2. 3; 4 ; 5 ; 6 - pour la mémoire DDR2. Comme dans le cas de la DDR, l'accélération de la mémoire est obtenue en réduisant la valeur de tCL.

Dans certaines versions du BIOS, une unité de mesure est ajoutée à la valeur numérique des timings, par exemple, 5T (5 DRAM Clocks).

tRCD, délai RAS # à CAS #, délai DRAM RAS à CAS

Ce paramètre modifie le délai entre le signal d'extraction de ligne RAS# et le signal d'extraction de colonne CAS#. Ce délai est nécessaire pour que le module mémoire ait le temps de déterminer et d'activer la ligne requise. Plus la valeur de tRCD est petite, plus l'accès à la cellule est rapide, cependant, comme dans le cas de CAS Latency, des valeurs trop faibles peuvent entraîner une instabilité de la mémoire.

Les valeurs possibles vont de 1 à 7 cycles. Ils définissent le temps de retard entre les signaux CAS# et RAS#. Plus la valeur de tRCD est petite, plus l'accès à la cellule est rapide, cependant, comme dans le cas de CAS Latency, des valeurs trop faibles peuvent entraîner une instabilité de la mémoire.
Configuration du BIOS, tRP, précharge DRAM RAS #, précharge RAS, précharge SDRAM RAS, temps de précharge de ligne

Le paramètre spécifie le temps minimum autorisé pour recharger la ligne après sa fermeture. En d'autres termes, il définit une pause entre la fermeture d'une ligne et l'ouverture d'une autre avec un nouveau signal RAS#. Des valeurs plus petites de ce paramètre accélèrent l'exécution de la mémoire, mais des valeurs trop faibles peuvent rendre la mémoire instable.

Les valeurs possibles vont de 1 à 7 cycles. Ils signifient le temps minimum en cycles pour recharger la chaîne et générer un nouveau signal RAS.

tRAS, délai actif pour précharger, DRAM RAS # activer pour précharger, min RAS # temps actif

Le paramètre définit le temps minimum entre la commande d'activation de ligne et la commande de fermeture, c'est-à-dire le temps pendant lequel la ligne peut être ouverte. Un réglage trop élevé de ce paramètre réduit légèrement les performances, car la fermeture de la cellule prend plus de temps. Pour améliorer les performances, essayez de définir la valeur minimale de tRAS ou choisissez-la de manière expérimentale. Selon les informations disponibles auprès de diverses sources, le paramètre tRAS n'affecte pas de manière significative les performances globales de la mémoire et la meilleure option dépend du type de chipset.

Les valeurs possibles vont de 3 à 18 cycles. Ils déterminent le temps de retard requis.

Taux de commande DRAM, synchronisation de la mémoire IT/2T

Le paramètre définit le délai lors de l'envoi de commandes du contrôleur à la mémoire. Valeurs possibles:

1. 2t (commande 2t) - la valeur du retard est égale à deux cycles ; généralement défini par défaut et correspond à une vitesse inférieure, mais à une opération de mémoire plus fiable ;

2. IT (IT Command) - définir un délai d'un cycle, cela vous permet parfois d'augmenter la vitesse de la RAM. La possibilité d'un fonctionnement normal de la mémoire à cette valeur dépend fortement du chipset et du module de mémoire et nécessite parfois une vérification expérimentale. Il n'est pas recommandé de définir 1T lorsque la mémoire fonctionne à des vitesses d'horloge élevées ou lors de l'utilisation de plusieurs modules de mémoire en même temps.

Commande 2T

Le paramètre est complètement similaire au taux de commande DRAM décrit ci-dessus, mais a les valeurs suivantes :

1. Auto - le délai de commande est défini en fonction des données SPD ;

2. Activé - un délai de 2 cycles est défini ;

3. Désactivé - le délai est défini sur 1 cycle.
Timings de mémoire supplémentaires

Comme déjà indiqué, certaines cartes mères ont des options avancées pour les paramètres de mémoire et le nombre de timings disponibles peut atteindre une douzaine, et parfois deux douzaines. Les temporisations supplémentaires ont un impact moindre sur les performances que les temporisations de base décrites ci-dessus, donc dans la plupart des cas, elles doivent être laissées par défaut. Si vous avez le temps et le désir d'expérimenter, vous pouvez légèrement augmenter les performances du système de mémoire avec leur aide.

Jetons un coup d'œil sur la signification des délais supplémentaires.

□ tRRD (Délai RAS à RAS) - délai entre l'activation des lignes de différentes banques.

□ tRC (Row Cycle Time), Row Active Time, Raw Pulse Width - durée du cycle de rangée de mémoire. Un cycle complet comprend le temps entre le début de l'activation de la rangée et sa fermeture (tRAS) et le délai de formation d'un nouveau signal RAS# (tRP), c'est-à-dire tRC = tRAS + tRP.

□ tWR (Write Recovery Time) - le délai entre la fin d'une opération d'écriture et le début de la précharge.

□ tWTR (Write to Read Delay) - le délai entre la fin d'une opération d'écriture et le début d'une opération de lecture.

□ tRTP (Precharge Time) - intervalle entre les commandes de lecture et de précharge.

□ tREF (période de rafraîchissement) - fréquence de rafraîchissement de la mémoire. Peut être défini en ticks ou en microsecondes.

□ tRFC (ROW Refresh Cycle Time) - Le temps minimum entre une commande de rafraîchissement de ligne (Refresh) et une commande de réveil ou une autre commande de rafraîchissement. Dans certaines versions du BIOS, il est possible de définir ce timing pour chaque module mémoire, et les paramètres seront appelés respectivement Trfс 0/½/3 pour DIMM 0/½/3.

Important:

La modification infructueuse de l'un des timings de la mémoire peut entraîner un fonctionnement instable de l'ordinateur. Par conséquent, lors du premier échec, vous devez définir les timings par défaut.
Entrelacement bancaire

Le paramètre définit le mode d'entrelacement lors de l'accès aux banques de mémoire. Dans ce mode, la régénération d'une banque est effectuée en même temps que le processeur travaille avec une autre banque. Les modules de mémoire de 64 Mo ou plus ont généralement quatre banques, et l'activation de ce paramètre accélère la mémoire.

Valeurs possibles:

1. Auto - le mode d'alternance est configuré automatiquement ;

2. 2 voies, 4 voies - l'une de ces valeurs définit le mode d'entrelacement à deux ou quatre banques ; il est recommandé d'utiliser 4 voies car offrant les meilleures performances, 2 voies peuvent être nécessaires s'il n'y a qu'un seul module de mémoire à double banque dans le système ;

3. Désactiver - le mode d'entrelacement est désactivé, ce qui réduira la bande passante de la mémoire.

Longueur de rafale DRAM, longueur de rafale

Le paramètre définit la taille du paquet de données lors de la lecture à partir de la RAM.

Les valeurs possibles sont 4, 8. Elles définissent la longueur du paquet de données. À 8, théoriquement, de meilleures performances de mémoire devraient être fournies, mais la pratique montre que la différence est bon marché.

Les principales caractéristiques de la RAM (son volume, sa fréquence, son appartenance à l'une des générations) peuvent être complétées par un autre paramètre important - les timings. Que sont-ils? Peuvent-ils être modifiés dans les paramètres du BIOS ? Comment le faire de la manière la plus correcte, du point de vue du fonctionnement stable de l'ordinateur?

Quels sont les timings de la RAM ?

La temporisation RAM est l'intervalle de temps pendant lequel la commande envoyée par le contrôleur RAM est exécutée. Cette unité se mesure en nombre de cycles sautés par le bus de calcul lors du traitement du signal. L'essence des timings est plus facile à comprendre si vous comprenez la conception des puces RAM.

La RAM d'un ordinateur est constituée d'un grand nombre de cellules en interaction. Chacun a sa propre adresse conditionnelle, à laquelle le contrôleur de RAM y accède. Les coordonnées des cellules sont généralement spécifiées à l'aide de deux paramètres. Classiquement, ils peuvent être représentés sous forme de nombres de lignes et de colonnes (comme dans un tableau). À leur tour, des groupes d'adresses sont combinés pour rendre "plus pratique" pour le contrôleur de trouver une cellule spécifique dans une zone de données plus grande (parfois appelée "banque").

Ainsi, la demande de ressources mémoire s'effectue en deux temps. Tout d'abord, le contrôleur envoie une requête à la "banque". Il demande ensuite le numéro de "ligne" de la cellule (en envoyant un signal comme RAS) et attend une réponse. Le temps d'attente est le timing de la RAM. Son nom commun est RAS à CAS Delay. Mais ce n'est pas tout.

Le contrôleur, pour se référer à une cellule spécifique, a également besoin du numéro de la "colonne" qui lui est attribuée : un autre signal est envoyé, tel que CAS. Le temps pendant lequel le contrôleur attend une réponse est également la synchronisation de la RAM. C'est ce qu'on appelle la latence CAS. Et ce n'est pas tout. Certains professionnels de l'informatique préfèrent interpréter le phénomène de latence CAS d'une manière légèrement différente. Ils pensent que ce paramètre indique combien de cycles simples doivent passer dans le processus de traitement des signaux non pas du contrôleur, mais du processeur. Mais, selon les experts, dans les deux cas, en principe, on parle de la même chose.

Le contrôleur, en règle générale, travaille avec la même "ligne" sur laquelle se trouve la cellule, plus d'une fois. Cependant, avant de l'appeler à nouveau, il doit fermer la session de requête précédente. Et seulement après cela pour reprendre le travail. L'intervalle de temps entre l'achèvement et un nouvel appel à la ligne est également chronométré. C'est ce qu'on appelle la précharge RAS. Déjà le troisième de suite. C'est tout? Non.

Après avoir travaillé avec la chaîne, le contrôleur doit, rappelons-le, fermer la session de requête précédente. L'intervalle de temps entre l'activation de l'accès à la ligne et sa fermeture est aussi la temporisation de la RAM. Son nom est Active to Precharge Delay. En gros, c'est tout.

Ainsi, nous avons compté 4 temps. En conséquence, ils sont toujours écrits sous la forme de quatre chiffres, par exemple 2-3-3-6. En plus d'eux, d'ailleurs, il existe un autre paramètre commun qui caractérise la RAM de l'ordinateur. Il s'agit de la valeur du taux de commande. Il indique le temps minimum que le contrôleur met pour passer d'une commande à une autre. Autrement dit, si la valeur de CAS Latency est de 2, le délai entre une demande du processeur (contrôleur) et la réponse du module de mémoire sera de 4 cycles.

Timings : ordre de placement

Quel est l'ordre dans lequel chacun des timings est situé dans cette série numérique ? C'est presque toujours (et c'est une sorte de "standard" de l'industrie) le suivant : le premier chiffre est CAS Latency, le second est RAS à CAS Delay, le troisième est RAS Precharge et le quatrième est Active to Precharge Delay. Comme nous l'avons dit plus haut, le paramètre Command Rate est parfois utilisé, sa valeur est la cinquième consécutive. Mais si pour les quatre indicateurs précédents, la dispersion des nombres peut être assez importante, alors pour CR, en règle générale, seules deux valeurs sont possibles - T1 ou T2. Le premier signifie que le temps entre le moment où la mémoire est activée et celui où elle est prête à répondre aux demandes doit être de 1 cycle. Selon le deuxième - 2.

De quoi parlent les horaires ?

Comme vous le savez, la quantité de RAM est l'un des principaux indicateurs de performance de ce module. Plus c'est gros, mieux c'est. Un autre paramètre important est la fréquence de la RAM. Ici aussi, tout est clair. Plus il est élevé, plus la RAM fonctionnera rapidement. Qu'en est-il des horaires?

Pour eux, la règle est différente. Plus les valeurs de chacun des quatre timings sont petites, mieux c'est, plus la mémoire est productive. Et plus vite, respectivement, l'ordinateur fonctionne. Si deux modules avec la même fréquence ont des timings RAM différents, leurs performances seront également différentes. Comme nous l'avons déjà défini ci-dessus, les valeurs dont nous avons besoin sont exprimées en cycles. Moins ils sont nombreux, plus le processeur reçoit rapidement une réponse du module RAM. Et plus tôt il pourra "profiter" de ressources telles que la fréquence de la RAM et son volume.

Horaires "d'usine" ou les vôtres ?

La plupart des utilisateurs de PC préfèrent utiliser les horaires déjà définis sur le convoyeur (ou le réglage automatique est défini dans les options de la carte mère). Cependant, de nombreux ordinateurs modernes ont la possibilité de définir manuellement les paramètres souhaités. Autrement dit, si des valeurs inférieures sont nécessaires, elles peuvent généralement être supprimées. Mais comment changer les timings de la RAM ? Et le faire de manière à ce que le système fonctionne de manière stable ? Et peut-être y a-t-il des cas où il vaut mieux choisir des valeurs augmentées ? Comment définir les timings de la RAM de manière optimale ? Nous allons maintenant essayer de répondre à ces questions.

Mise en place des horaires

Les timings d'usine sont écrits dans une zone dédiée de la puce RAM. Il s'appelle SPD. En utilisant les données qu'il contient, le système BIOS adapte la RAM à la configuration de la carte mère. Dans de nombreuses versions modernes du BIOS, les paramètres de synchronisation par défaut peuvent être ajustés. Presque toujours, cela se fait par programme - via l'interface système. La modification des valeurs d'au moins un timing est disponible dans la plupart des modèles de carte mère. Il existe, à leur tour, des fabricants qui permettent un réglage fin des modules de RAM en utilisant un nombre de paramètres beaucoup plus important que les quatre types mentionnés ci-dessus.

Pour entrer dans la zone des paramètres souhaités dans le BIOS, vous devez entrer dans ce système (la touche DEL immédiatement après avoir allumé l'ordinateur), sélectionnez l'élément de menu Advanced Chipset Settings. Ensuite, parmi les paramètres, nous trouvons la ligne DRAM Timing Selectable (cela peut sembler un peu différent, mais similaire). On y note que les timings (SPD) seront réglés manuellement (Manuel).

Comment connaître le timing RAM par défaut défini dans le BIOS? Pour ce faire, on retrouve dans les réglages voisins des paramètres qui concordent avec CAS Latency, RAS to CAS, RAS Precharge et Active To Precharge Delay. En règle générale, les délais spécifiques dépendent du type de modules de mémoire installés sur le PC.

En sélectionnant les options appropriées, vous pouvez définir les horaires. Les experts recommandent de réduire les chiffres très progressivement. Vous devez, après avoir sélectionné les indicateurs souhaités, redémarrer et tester la stabilité du système. Si l'ordinateur fonctionne mal, vous devez revenir au BIOS et définir les valeurs quelques niveaux plus haut.

Optimisation du temps

Donc, les timings de la RAM - quelles sont les meilleures valeurs à définir pour eux ? Presque toujours, les nombres optimaux sont déterminés au cours d'expériences pratiques. Le fonctionnement d'un PC est lié non seulement à la qualité du fonctionnement des modules RAM, mais pas seulement à la vitesse d'échange de données entre eux et le processeur. De nombreuses autres caractéristiques d'un PC sont importantes (jusqu'à des nuances telles qu'un système de refroidissement d'ordinateur). Par conséquent, l'efficacité pratique de la modification des temporisations dépend de l'environnement matériel et logiciel spécifique dans lequel l'utilisateur configure les modules RAM.

Nous avons déjà nommé le schéma général : plus les timings sont bas, plus la vitesse du PC est élevée. Mais c'est bien sûr le scénario idéal. À leur tour, les timings avec des valeurs réduites peuvent être utiles lors de l'"overclocking" des modules de la carte mère - augmentant artificiellement sa fréquence.

Le fait est que si vous accélérez les puces RAM en mode manuel, en utilisant des coefficients trop importants, l'ordinateur peut commencer à fonctionner de manière instable. Il est tout à fait possible que les paramètres de synchronisation soient définis de manière si incorrecte que le PC ne puisse pas démarrer du tout. Ensuite, vous devrez très probablement "réinitialiser" les paramètres du BIOS à l'aide de la méthode matérielle (avec une forte probabilité de contacter un centre de service).

À leur tour, des valeurs plus élevées pour les timings peuvent, en ralentissant quelque peu le PC (mais pas tant que la vitesse de fonctionnement a été ramenée au mode qui a précédé "l'overclocking"), donner de la stabilité au système.

Certains experts en informatique ont calculé que les modules RAM avec un CL de 3 fournissent environ 40% de latence en moins dans l'échange des signaux correspondants que ceux où le CL est de 5. Bien sûr, à condition que la fréquence d'horloge de l'autre soit la même.

Horaires supplémentaires

Comme nous l'avons déjà dit, dans certains modèles modernes de cartes mères, il existe des possibilités de réglage très fin de la RAM. Ceci, bien sûr, ne concerne pas la façon d'augmenter la RAM - ce paramètre est, bien sûr, celui d'usine et ne peut pas être modifié. Cependant, les paramètres de RAM proposés par certains fabricants ont des fonctionnalités très intéressantes, grâce auxquelles vous pouvez accélérer considérablement votre PC. Nous allons considérer ceux qui concernent les timings configurables en plus des quatre principaux. Une nuance importante : selon le modèle de carte mère et la version du BIOS, les noms de chacun des paramètres peuvent différer de ceux que nous allons maintenant donner dans les exemples.

1. Délai RAS à RAS

Cette temporisation est responsable du délai entre les instants où des rangées provenant de différentes zones de consolidation d'adresses cellulaires ("banks" c'est-à-dire) sont activées.

2. Temps de cycle de rangée

Cette synchronisation reflète l'intervalle de temps pendant lequel un cycle dure dans une seule ligne. C'est-à-dire à partir du moment de son activation jusqu'au début du travail avec un nouveau signal (avec une phase intermédiaire sous forme de fermeture).

3. Temps de récupération d'écriture

Cette synchronisation reflète l'intervalle de temps entre deux événements - l'achèvement du cycle d'écriture de données dans la mémoire et le début du signal électrique.

4. Délai d'écriture pour lire

Cette synchronisation montre combien de temps doit s'écouler entre la fin du cycle d'écriture et le moment où la lecture des données commence.

Dans de nombreuses versions du BIOS, l'option Bank Interleave est également disponible. En le sélectionnant, vous pouvez configurer le processeur pour qu'il accède aux mêmes "banques" de RAM en même temps, et non tour à tour. Par défaut, ce mode fonctionne automatiquement. Cependant, vous pouvez essayer de définir un paramètre de type 2 voies ou 4 voies. Cela vous permettra d'utiliser respectivement 2 ou 4 "banques" en même temps. La désactivation du mode Bank Interleave est utilisée assez rarement (cela est généralement associé aux diagnostics du PC).

Réglage des timings : les nuances

Citons quelques fonctionnalités liées au fonctionnement des timings et à leurs réglages. Selon certains informaticiens, dans une série de quatre chiffres, le premier est le plus important, c'est-à-dire le timing CAS Latency. Par conséquent, si l'utilisateur a peu d'expérience dans l'"overclocking" des modules RAM, les expériences devraient probablement se limiter à définir des valeurs uniquement pour la première fois. Bien que ce point de vue ne soit généralement pas accepté. De nombreux experts en informatique ont tendance à penser que les trois autres timings ne sont pas moins importants en termes de vitesse d'interaction entre la RAM et le processeur.

Dans certains modèles de cartes mères du BIOS, vous pouvez régler les performances des puces RAM dans plusieurs modes de base. En fait, il s'agit de définir des valeurs de synchronisation selon des modèles acceptables du point de vue d'un fonctionnement stable du PC. Ces options coexistent généralement avec l'option Auto by SPD, et les modes en question sont Turbo et Ultra. Le premier implique une accélération modérée, le second - le maximum. Cette fonction peut être une alternative au réglage manuel des horaires. Soit dit en passant, des modes similaires sont disponibles dans de nombreuses interfaces du système BIOS avancé - UEFI. Dans de nombreux cas, comme le disent les experts, lorsque vous activez les options Turbo et Ultra, les performances du PC sont suffisamment élevées et son fonctionnement est stable en même temps.

Horloges et nanosecondes

Est-il possible d'exprimer des cycles d'horloge en secondes ? Oui. Et il existe une formule très simple pour cela. Les ticks en secondes sont considérés comme étant un divisé par la vitesse d'horloge réelle de la RAM spécifiée par le fabricant (bien que ce chiffre, en règle générale, doive être divisé par 2).

C'est-à-dire, par exemple, si nous voulons connaître les horloges qui forment les timings de la RAM DDR3 ou 2, alors nous regardons son marquage. Si le nombre 800 y est indiqué, la fréquence réelle de la RAM sera de 400 MHz. Cela signifie que la durée du cycle sera la valeur obtenue en divisant un par 400. Soit 2,5 nanosecondes.

Timings pour les modules DDR3

Certains des modules de RAM les plus modernes sont des puces DDR3. Certains experts estiment que des indicateurs tels que les délais sont beaucoup moins importants pour eux que pour les puces des générations précédentes - DDR 2 et antérieures. Le fait est que ces modules interagissent généralement avec des processeurs suffisamment puissants (comme, par exemple, Intel Core i7), dont les ressources vous permettent d'accéder moins souvent à la RAM. Dans de nombreuses puces modernes d'Intel, ainsi que dans des solutions similaires d'AMD, il existe une quantité suffisante de leur propre analogue de RAM sous la forme de cache L2 et L3. Nous pouvons dire que ces processeurs ont leur propre quantité de RAM, capable d'effectuer une quantité importante de fonctions RAM typiques.

Ainsi, travailler avec les timings lors de l'utilisation de modules DDR3, comme nous l'avons découvert, n'est pas l'aspect le plus important de "l'overclocking" (si nous décidons d'accélérer les performances du PC). Les mêmes paramètres de fréquence sont beaucoup plus importants pour de tels microcircuits. Dans le même temps, des modules de RAM DDR2 et des lignes technologiques encore plus anciennes sont encore installés sur les ordinateurs aujourd'hui (bien que, bien sûr, l'utilisation généralisée de la DDR3, selon de nombreux experts, soit plus qu'une tendance constante). Et donc, travailler avec les timings peut être utile à un très grand nombre d'utilisateurs.