Mungkin poin terpenting dalam masalah fungsi komputer yang akurat adalah konfigurasi parameter berbagai subsistem dari Pengaturan BIOS, yang tidak mungkin dilewati. Sistem input / output utama (BIOS Basic Input Output System) adalah semacam "lapisan" antara bagian perangkat keras (komponen) dan perangkat lunak (sistem operasi) PC. Ini berisi informasi tentang komponen yang diinstal dan pengaturan umum dari keseluruhan sistem. Namun, sebagian besar instalasi memiliki kekhususannya sendiri, menentukan beberapa fitur dan seluk-beluk fungsi subsistem yang mereka kendalikan. Sistem dapat disetel untuk efisiensi maksimum dengan menyetel parameter yang sesuai ke nilai maksimum yang mungkin dalam hal kinerja, tetapi tidak ada jaminan bahwa komputer akan bekerja dengan andal dan tanpa kegagalan. Di sisi lain, sistem dapat dikonfigurasi untuk toleransi kesalahan maksimum, sambil "memperkeras" kinerjanya. Masing-masing ekstrim ini memiliki pro dan kontra, sehingga mereka biasanya mencoba mencapai "mean emas" dengan memvariasikan nilai pengaturan BIOS Setup yang sesuai. Dengan demikian, Anda bisa mendapatkan parameter yang seimbang secara optimal dan mencapai kinerja setinggi mungkin sambil memastikan fungsi PC yang stabil.

Poin utama dalam hal ini adalah pengaturan parameter yang dimaksudkan untuk mengonfigurasi sistem RAM (RAM): semua jenis penundaan, mode operasi tertentu, skema operasi umum, dll. segala sesuatu yang berkaitan dengan masalah ini dapat ditemukan di bagian "Advanced Chipset Setup" (atau "Chipset Features Setup") di BIOS Setup.

Konfigurasi Otomatis

Item dalam pengaturan ini mungkin yang utama, tetapi lebih tepatnya tidak ditemukan di setiap sistem, di semua motherboard untuk prosesor yang kompatibel dengan 486 dan di sebagian besar motherboard yang kompatibel dengan Pentium. Ini menentukan kemungkinan perubahan dalam pengaturan subsistem memori jenis FPM DRAM dan EDO DRAM, yang menunjukkan durasi siklus akses (periode minimum di mana dimungkinkan untuk melakukan akses siklik ke alamat sewenang-wenang) ke data: 60ns (dioptimalkan untuk chip memori dengan waktu akses 60ns), 70ns (dioptimalkan untuk chip memori dengan siklus akses 70ns) dan Nonaktifkan (dalam hal ini, izinkan konfigurasi "manual" dari parameter subsistem memori yang tersedia). Dengan transfer data asinkron, dijamin bahwa operasi tertentu akan selesai dalam jangka waktu tertentu, karena dalam hal ini fungsi memori tidak terikat pada frekuensi bus sistem. Oleh karena itu, jika data muncul tepat setelah tepi sinyal jam sistem, maka data tersebut hanya akan dibaca pada kedatangan tepi berikutnya dari pulsa jam. Nilai 60/70 ns dalam item ini menunjukkan kepada sistem bahwa prasetel yang dimasukkan oleh pabrikan motherboard harus digunakan terlebih dahulu, yang menyediakan operasi memori yang stabil, berdasarkan durasi siklus akses yang ditetapkan. Jelas bahwa beberapa bagian dari kinerja semaksimal mungkin pasti hilang dalam kasus ini. Oleh karena itu, untuk memungkinkan konfigurasi yang fleksibel, parameter ini harus disetel ke Nonaktifkan, mengizinkan akses ke pengaturan subsistem memori lainnya.

Waktu Baca DRAM

Parameter yang mencirikan kecepatan membaca data dari larik memori. Array itu sendiri merupakan semacam grid koordinat, dimana terdapat posisi horizontal (baris alamat) dan vertikal (kolom alamat). Sederhananya, di persimpangan setiap alamat baris dan kolom tertentu, ada satu "elemen bangunan" dari array sel memori, yang merupakan kunci (transistor) dan elemen penyimpanan (kapasitor). Keadaan logis sel (secara fisik muatan dalam kapasitor) disajikan cukup sederhana: ada muatan "1", tidak ada muatan "0".

Untuk membaca isi dari satu sel memori dalam kasus yang paling sederhana, diperlukan lima siklus. Pertama, alamat baris (bagian pertama dari alamat lengkap sel memori) diatur di bus. Kemudian strobo RAS# (Row Address Srobe) disuplai, yang merupakan sejenis sinyal kontrol (kait alamat baris), yang mengkonfirmasikan alamat baris yang diterima untuk menulis ke tempat yang ditunjuk khusus pada register chip memori. Setelah itu, alamat kolom (paruh kedua dari alamat lengkap sel memori) ditransmisikan, diikuti oleh sinyal konfirmasi alamat yang diterima (kait alamat kolom) CAS# (Strobe Alamat Kolom). Dan akhirnya, operasi baca dari sel memori mengikuti, dikendalikan oleh sinyal pengaktifan tulis WE # (Write Enable). Namun, jika sel tetangga dibaca, maka tidak perlu mengirimkan alamat baris atau kolom setiap kali, dan prosesor "berpikir" bahwa data yang diperlukan berada di lingkungan tersebut. Oleh karena itu, diperlukan tiga siklus bus sistem untuk membaca setiap sel berikutnya. Di sinilah keberadaan skema fungsi tertentu (pengaturan waktu, dalam arti luas dari konsep ini, biasanya berarti parameter sementara) dari tipe dasar RAM tertentu berasal: xyyy-yyyy-…, di mana x adalah jumlah siklus bus yang diperlukan untuk membaca bit pertama, dan y untuk semua bit berikutnya.

Dengan demikian, siklus akses memori prosesor terdiri dari dua fase: permintaan (Permintaan) dan tanggapan (Respon). Fase permintaan terdiri dari tiga langkah: mengirimkan alamat, mengirimkan permintaan baca, dan mengirimkan pengakuan (opsional). Tahap respon meliputi penerbitan data yang diminta dan konfirmasi penerimaan. Sangat umum untuk membaca empat sel yang bersebelahan (tetangga), begitu banyak jenis memori yang secara khusus dioptimalkan untuk mode operasi ini, dan perbandingan kinerja biasanya hanya memberikan jumlah siklus yang diperlukan untuk membaca empat sel pertama. Dalam hal ini, kita berbicara tentang transfer paket, yang melibatkan penyediaan satu alamat awal dan pengambilan lebih lanjut oleh sel dalam urutan yang ditentukan. Transfer semacam ini meningkatkan kecepatan akses ke bagian memori dengan alamat berurutan yang telah ditentukan sebelumnya. Jelas bahwa jika perlu untuk membaca data dari alamat non-sekuensial, terjadi pemutusan pada "rantai" transmisi paket dan bit pertama dari akses acak berikutnya (alamat) dianggap dengan akses lima siklus standar yang dijelaskan di atas. Biasanya, prosesor menghasilkan paket alamat empat transfer data di depan, karena sistem diharapkan mengembalikan data secara otomatis dari sel yang ditentukan dan tiga sel berikutnya. Keuntungan dari skema ini jelas: hanya satu fase permintaan yang diperlukan untuk mentransfer empat data.

Misalnya, untuk memori DRAM FPM, skema 5333-3333-… digunakan, berbeda dengan jenis RAM dinamis pertama, yang menggunakan 5555-5555-… paling sederhana yang sedang diakses saat ini, sekaligus mengurangi waktu untuk menerima paket data, karena. skema akses sudah 5222-2222-… RAM SDRAM sinkron, tidak seperti asinkron (FPM dan EDO), "bebas" dari transmisi sinyal pengakuan ke prosesor dan mengeluarkan / menerima data pada titik waktu yang ditentukan secara ketat (hanya dalam hubungannya dengan sinyal sinkronisasi bus sistem ), yang menghilangkan ketidakkonsistenan antara masing-masing komponen, menyederhanakan sistem kontrol dan memungkinkan untuk beralih ke skema operasi yang "lebih pendek": 5111-1111-… jenis memori dinamis asinkron.

Oleh karena itu, dalam item menu pengaturan yang dipertimbangkan, Anda dapat menemukan opsi untuk nilai yang dapat diterima untuk siklus akses memori: x333 atau x444 optimal untuk FPM DRAM, x222 atau x333 untuk EDO DRAM, dan x111 atau x222 untuk BEDO DRAM (dan SDRAM ). Dengan memvariasikan parameter ini dan mencoba menggunakan diagram yang lebih pendek untuk jenis memori tertentu, Anda dapat mencapai beberapa peningkatan kinerja.

Waktu Tulis DRAM

Parameter pada prinsipnya mirip dengan yang sebelumnya, dengan perbedaan bahwa pekerjaan operasi penulisan dikonfigurasi. Untuk tipe dasar memori FPM DRAM dan EDO DRAM, nilai parameter yang dipertimbangkan adalah sama, karena keuntungan dari prinsip EDO hanya dapat diperoleh pada operasi baca. Oleh karena itu, nilai yang akan ditetapkan serupa dengan "Waktu Baca DRAM", dengan mempertimbangkan arsitektur khusus dari memori yang digunakan.

Penundaan RAS-ke-CAS yang cepat

Pengaturan yang mencirikan penundaan dalam siklus sinyal clock antara strobo RAS# dan CAS# (seperti yang telah disebutkan, pada sinyal RAS# dan CAS#, flip-flop on-chip memperbaiki bagian dari baris dan kolom alamat lengkap), untuk data mana dari drive DOZU yang ditransfer ke amplifier keluaran ( SenseAmp, yang bertindak sebagai penyangga sementara dan penguat level, karena sinyal yang keluar dari chip cukup lemah), dan biasanya 2ns. Penundaan ini disengaja dan diperlukan untuk memberikan cukup waktu untuk secara jelas menentukan alamat baris (sinyal RAS#) dan alamat kolom (sinyal CAS#) sel. Dengan kata lain, parameter ini mencirikan interval antara pengontrol memori yang mengirimkan sinyal RAS# dan CAS# ke bus. Jelas bahwa semakin kecil nilai ini, semakin baik, tetapi jangan lupa bahwa di balik itu adalah kemampuan chip memori itu sendiri untuk mewujudkan penundaan yang ditetapkan, sehingga pilihan di sini ambigu.

Waktu Pengisian Awal DRAM RAS

Parameter yang menentukan waktu penerbitan ulang (periode akumulasi pengisian daya, pengisian ulang) sinyal RAS#, mis. setelah jam berapa pengontrol memori akan dapat mengeluarkan sinyal inisialisasi alamat baris lagi. Hal ini dikarenakan perlunya melakukan tahapan pemutakhiran isi sel memori. Pengaturan ini dapat diatur ke 3 atau 4 (dalam siklus bus) dan waktunya serupa dengan pengaturan sebelumnya - lebih sedikit lebih baik. Terkadang dimungkinkan untuk mengatur skema siklus regenerasi tertentu atau secara langsung menentukan waktu untuk memperbarui konten baris memori, yang dinyatakan dalam mikrodetik (md).

Untuk menjaga integritas informasi, muatan kapasitor harus diperbarui (diregenerasi) secara berkala dengan membaca isi seluruh baris dan menimpanya kembali. Perangkat memori dengan "sifat" dinamis memiliki satu kelemahan yang cukup serius - kemungkinan kesalahan yang tinggi, ketika data yang ditulis ke sel tertentu dapat berubah menjadi berbeda saat dibaca, yang terkait dengan siklus regenerasi muatan di sel memori. Untuk mengontrol dan memperbaiki kekurangan ini, ada dua cara untuk memeriksa integritas data: pemeriksaan bit paritas dan kode koreksi kesalahan. Seperti yang telah disebutkan, sel dasar memori dinamis terdiri dari kapasitor tunggal dan transistor mati, yang memungkinkan untuk mencapai kerapatan elemen yang lebih tinggi (jumlah sel yang lebih banyak per satuan luas) dibandingkan dengan yang statis. Di sisi lain, teknologi ini memiliki sejumlah kelemahan, yang utamanya adalah muatan yang terakumulasi pada kapasitor hilang seiring waktu. Terlepas dari kenyataan bahwa dielektrik yang baik dengan hambatan listrik beberapa teraohms (x10 12 Ohm) digunakan dalam topologi kapasitor sel memori dinamis, muatannya hilang cukup cepat, karena dimensi satu kapasitor mikroskopis, dan kapasitansi butir kecil sekitar 10 -15 F. Dengan kapasitansi seperti itu, satu kapasitor hanya mengumpulkan sekitar 40.000 elektron.

Waktu kebocoran muatan rata-rata dalam larik DOZU berada di urutan ratusan atau bahkan puluhan milidetik, sehingga harus diisi ulang dengan interval 64 ms, seperti yang dipersyaratkan oleh JEDEC Std 21-C. Data dari inti dibaca dan ditransmisikan ke amplifier level, setelah itu, tanpa pergi ke output, ditulis kembali ke array. Sebagai standar, bank chip memori (array sel yang memiliki organisasi tertentu dari struktur yang terdiri dari baris dan kolom) berisi baris 2k, atau 4k, atau 8k (lebih tepatnya, atau 2048, atau 4096, atau 8192), akses yang memungkinkan regenerasi simultan seluruh larik yang terkait dengan baris itu. Bagaimanapun, skema regenerasi terbaik bukanlah memperbarui konten sel dari semua baris pada saat yang sama, tetapi memperbarui setiap baris satu per satu secara bergantian. Hasilnya, berdasarkan larik 4k (kepadatan rata-rata), kita dapat menghitung skema regenerasi normal standar untuk satu baris dengan membagi siklus penyegaran penuh dengan jumlah baris: 64000m s/4096=15,625m s. Jika bank berisi lebih dari 4k baris, dua baris mana pun dapat diproses dengan satu perintah, atau semuanya diselesaikan hanya dengan mengalikan kecepatan penyegaran persis sebaliknya, jika bank berisi kurang dari 4096 baris. Jika kami mempertimbangkan solusi yang mungkin untuk masalah pembaruan konten array DOZU, saat ini dikenal tiga metode regenerasi data yang berbeda.

Regenerasi dengan satu RAS (ROR RAS Only Refresh). Dalam hal ini, alamat dari baris yang dibuat ulang ditransfer ke bus alamat, sebagai tanggapannya sinyal RAS# dikeluarkan (seperti saat membaca atau menulis). Dalam hal ini, deretan sel dipilih, dan data darinya untuk sementara diumpankan ke sirkuit internal (lebih tepatnya, ke amplifier tingkat keluaran) dari sirkuit mikro, setelah itu ditulis kembali. Karena sinyal CAS# tidak diikuti, siklus baca/tulis tidak dimulai. Kali berikutnya alamat dari baris berikutnya ditransmisikan, dan seterusnya, hingga semua sel dipulihkan, setelah itu siklus regenerasi diulang. Kerugian dari metode ini, tentu saja, bus alamat ditempati, dan pada saat regenerasi, akses ke subsistem komputer lain diblokir. Ini sangat mengurangi kinerja keseluruhan, karena regenerasi chip memori semacam ini harus dilakukan cukup sering.

CAS sebelum RAS (CBR CAS Sebelum RAS). Dalam siklus baca/tulis normal, sinyal RAS# selalu tiba terlebih dahulu, diikuti oleh CAS#. Jika CAS# tiba sebelum RAS#, maka siklus penyegaran khusus (CBR) dimulai, di mana alamat baris tidak ditransmisikan, dan sirkuit mikro menggunakan penghitung internalnya sendiri, yang isinya bertambah 1 (kenaikan diskrit) dengan setiap CBR siklus. Mode ini memungkinkan Anda untuk meregenerasi memori tanpa menggunakan bus alamat, yang tentunya lebih hemat sumber daya sistem.

Mekanisme regenerasi otomatis (AutoPrecharge) atau regenerasi sendiri (SEREf SELf REfresh) biasanya digunakan dalam mode hemat daya, saat sistem memasuki kondisi "tidur" dan driver jam dinonaktifkan. Mode regenerasi yang diperluas (EREf Extended REfresh) bukanlah metode terpisah yang mencirikan kemampuan sirkuit mikro, tetapi, seperti yang disingkat (REREf REduce REfresh), ini hanya menentukan mode frekuensi untuk memperbarui konten array relatif terhadap yang normal cycle (Normal, 15.625m s), dan terdiri dari "subset" dari siklus regenerasi diri. Dengan ERef, energi dihemat karena sekarang regenerasi halaman (baris) dapat dilakukan lebih jarang: misalnya, setelah 125,2 md, dan bukan setelah 15,625 md, seperti halnya regenerasi standar. Penyegaran yang dikurangi disarankan untuk digunakan dalam chip memori berkapasitas tinggi (perangkat 64Mbit dan lebih besar) dan dalam modul memori dengan jumlah chip yang banyak (16 atau lebih). Regenerasi sendiri digunakan selama periode konsumsi mikro (keadaan umum sistem Suspend), ketika isi chip memori dibuat ulang sendiri dengan menaikkan penghitung internalnya, ini berarti bahwa semua fungsi kontrol dapat dimatikan. Dalam keadaan ini, pembaruan data dalam sel menggunakan metode yang dijelaskan di atas tidak mungkin dilakukan, karena tidak ada yang mengirim sinyal untuk regenerasi, dan chip memori melakukannya sendiri dengan memulai generatornya sendiri yang mengatur jam sirkuit internalnya.

Jadi, metode ROR digunakan pada chip DRAM pertama dan praktis tidak digunakan saat ini. Metode CBR secara aktif digunakan dalam chip EDO DRAM. Regenerasi sendiri direkomendasikan untuk sistem berbasis SDRAM dan mendukung nilai berikut: 3,906 md (dikurangi 0,25x), 7,812 md (dikurangi 0,5x), 15,625 md (normal), 31,25 md (diperpanjang 2x), 62,5 md ( 4x diperpanjang) dan 125,2m s (8x diperpanjang). Jelas bahwa kemampuan chip memori tertentu (dikontrol oleh pengaturan "tertutup" di BIOS atau regenerasi sendiri) ditentukan secara arsitektural dan bergantung pada jenis memori yang digunakan. Namun, dengan menyetel siklus waktu terbesar, Anda tidak dapat "menyesuaikan" dengan diagram waktu umum, sehingga pabrikan modul memori cukup memasukkan informasi semacam ini ke tempat yang ditunjuk khusus oleh chip SPD, yang dilengkapi dengan sebagian besar DIMM modern. Jika tidak ada sirkuit mikro seperti itu pada modul yang digunakan, maka dimungkinkan, asalkan Pengaturan BIOS yang fleksibel memungkinkannya, untuk mengatur frekuensi regenerasi secara mandiri, berdasarkan standar 15,625m s untuk larik 4k bank, mengurangi ( dikurangi) siklus dengan faktor 1 ketika menambah jumlah baris, atau meningkatkan (memperpanjang) siklus sambil mengurangi jumlah baris semuanya tergantung pada organisasi logis (jumlah bank dan struktur bank) dari sirkuit mikro dan jumlahnya dalam a modul memori tertentu.

MA Tunggu Negara

Periode tunggu pengalihan alamat, yang memungkinkan Anda menyetel atau menghapus siklus penundaan tambahan sebelum chip memori tertentu diakses (sinyal pemilihan chip, CS#). Semacam "pos pemeriksaan" operasi adalah pengalihan sinyal MA# (Alamat Memori) dengan kemajuan CS# satu atau dua siklus. Poin ini akan dipertimbangkan secara lebih rinci di bawah dalam kaitannya dengan sistem sinkron.

Pengaturan Waktu Timbal DRAM R/W

Item ini mencirikan jumlah siklus yang dihabiskan oleh subsistem memori dalam persiapan untuk melakukan operasi baca / tulis data, menentukan nomornya di bus sebelum operasi dilakukan di sirkuit mikro itu sendiri. Dalam hal ini, nilai-nilai berikut dimungkinkan: masing-masing 8/7 dan 7/5 jumlah siklus untuk membaca/menulis. Seperti parameter apa pun yang mencirikan penundaan, Anda harus mencoba menyetelnya dengan nilai yang lebih rendah.

Leadoff spekulatif

Parameter yang mengaktifkan (Aktifkan) dan menonaktifkan (Nonaktifkan) mode sinyal baca-depan (BACA), izin yang memungkinkannya dikeluarkan sedikit lebih awal dari alamat yang didekodekan (ditentukan secara unik menggunakan strobo RAS# dan CAS# ). Karena dibutuhkan waktu tertentu untuk menentukan alamat sel yang diinginkan, sistem memboroskan jam yang dapat digunakan dengan baik. Oleh karena itu, mengaktifkan parameter ini memungkinkan untuk membaca alamat sel berikutnya sementara proses penentuan koordinat sel yang alamatnya telah dihitung sebelumnya sedang berlangsung. Teknik ini juga akan menghemat waktu sampai batas tertentu dan mengurangi jumlah siklus "idle" dari bus sistem.

DRAM ECC/Pilih Paritas

Parameter yang mengontrol mode kontrol integritas data: kode koreksi kesalahan (ECC Error Correction Code) dan pemeriksaan paritas (Parity). Seringkali ada juga item "Mode Integritas Data DRAM".

Menurut sifat kesalahan memori dapat dibagi menjadi dua jenis. Kesalahan sementara (kegagalan, Kesalahan Lunak) yang terkait dengan dampak sinar kosmik, partikel alfa, gangguan asing dan internal biasanya menyebabkan satu perubahan informasi, dan paling sering data ditulis ke sel yang sama berulang kali tanpa kesalahan. Kesalahan permanen (kegagalan, Kesalahan Keras) akibat kerusakan chip memori itu sendiri sering menyebabkan hilangnya informasi di seluruh kolom atau bahkan di seluruh chip.

Dalam kasus penggunaan skema Paritas, satu bit paritas disimpan dalam area memori yang dialokasikan secara khusus bersama dengan setiap delapan bit informasi. Bit paritas dibentuk sebagai berikut: jumlah "satu" dalam representasi biner dari sebuah byte dihitung: jika genap, maka bit ini mengambil nilai "1", jika tidak, "0". Setelah itu, data ditulis ke memori utama. Saat byte data ini dibaca dari sel, bit paritas "ditugaskan" ke dalamnya dan kemudian nilai 9bit diuraikan. Jika ada angka ganjil dalam angka ini, maka bit paritas "terputus" dan byte informasi ditransfer untuk diproses jika tidak, kesalahan paritas dihasilkan dan komputer ditangguhkan dengan pesan. Jika bit informasi dalam jumlah genap diubah, pemeriksaan paritas akan gagal. Namun, meskipun pemeriksa paritas dapat mendeteksi kesalahan dua-bit maksimum, ia tidak dapat memperbaikinya.

Mesin ECC tidak hanya dapat mendeteksi tetapi juga memperbaiki kesalahan dan menghasilkan kesalahan paritas. Biasanya, skema kerja ini didasarkan pada penggunaan kode Hamming (kode koreksi derau), yang memungkinkan seseorang untuk mendeteksi dan memperbaiki satu bit yang salah, atau untuk menemukan dua dan memperbaiki satu kesalahan (properti korektif kode ditentukan oleh redundansinya). Koreksi kesalahan jauh lebih kompleks daripada paritas dan digunakan dalam sistem yang memerlukan transfer sejumlah besar informasi dengan kemungkinan kesalahan minimum. Bagaimanapun, apakah itu skema Paritas atau ECC, penggunaan jenis memori ini dapat mengurangi kinerja: jika paritas dapat "memperlambat" sistem sebesar 23%, maka untuk ECC angka ini terkadang mencapai 10%, tergantung pada kompleksitas algoritma yang digunakan. Selain itu, modul ECC 72bit lebih mahal daripada "analog" 64bit biasa dengan kapasitas yang sama, jadi pilihan untuk menggunakan jenis memori ini pada PC hanya untuk semua orang.

Kehadiran modul di PC yang mendukung skema ECC ditentukan oleh sistem itu sendiri, dan jika tidak ada yang ditemukan, item menu "Mode Integritas Data DRAM" tidak dapat diubah bidang "abu-abu" dengan indikasi "Non-ECC" . Mengaktifkan item "DRAM ECC/Parity Select", asalkan modul memori yang sesuai digunakan dalam sistem, mengarah ke aktivasi kontrol koreksi kesalahan atau penyertaan mekanisme kontrol paritas.

Konfigurasi SDRAM

Parameter yang menentukan bagaimana subsistem memori dikonfigurasikan berdasarkan SDRAM dan mengambil nilai-nilai berikut: oleh SPD (parameter yang diperlukan dibaca dari chip deteksi serial khusus yang dipasang pada modul memori dan sepenuhnya disesuaikan secara optimal dengan jenis dan karakteristik individu chip diinstal di atasnya) atau Manual (diizinkan untuk memvariasikan parameter tertentu "secara manual", dengan item menu yang sesuai dari parameter ini tersedia untuk dimodifikasi). Inti dari pengaturan ini adalah bahwa dalam hal menggunakan skema Manual, akses diizinkan untuk mengubah parameter "Waktu Latensi SDRAM CAS", "Penundaan SDRAM RAS-ke-CAS" dan "Waktu Precharge SDRAM RAS", yang membentuk skema pengaturan waktu utama operasi memori ( CL-t RCD -t RP, masing-masing) dan memungkinkan konfigurasi subsistem yang lebih fleksibel berdasarkan RAM sinkron semuanya mirip dengan parameter "Konfigurasi Otomatis" yang dipertimbangkan sebelumnya. Dalam hal menggunakan skema SPD, nilai yang diperlukan dimuat secara otomatis dari chip EEPROM, di mana pabrikan modul memori tertentu "mem-flash" nilai yang diperlukan dari parameter waktu (pengaturan waktu) terlebih dahulu, memastikan operasi yang stabil.

Saat bekerja dengan memori secara sinkron, operasi dilakukan secara ketat dengan siklus generator sistem. Pada saat yang sama, kontrol RAM sinkron menjadi agak lebih rumit daripada yang asinkron, karena perlu untuk memasukkan kait tambahan yang menyimpan alamat, data, dan status sinyal kontrol. Akibatnya, alih-alih durasi siklus akses, yang digunakan untuk karakteristik dalam sistem asinkron, untuk menggambarkan kecepatan SDRAM, mereka memilih untuk menentukan durasi periode sinyal clock (t CLK Waktu jam , nilai berbanding terbalik dengan tingkat pengulangan jam). Oleh karena itu, dalam beberapa versi BIOS, dimungkinkan untuk secara langsung menunjukkan durasi periode sinyal jam: 7ns (frekuensi operasi maksimum modul ini adalah 143MHz, oleh karena itu skema pengaturan waktu yang digunakan akan dioptimalkan untuk perangkat memori dengan - 7 parameter ditunjukkan langsung pada chip itu sendiri), 8ns (frekuensi operasi maksimum modul ini 125MHz, sehingga pengaturan waktu akan dioptimalkan untuk perangkat memori dengan parameter -8) dan 10ns (frekuensi operasi maksimum modul ini adalah 100MHz, jadi pengaturan waktu akan dioptimalkan untuk chip memori dengan parameter -10), yang berfungsi serupa dengan yang dijelaskan sebelumnya di paragraf " Konfigurasi Otomatis", tetapi relatif jarang.

Sebagai standar, rangkaian sirkuit mikro berisi bank logis (Bank), yang jumlah dan organisasinya ditentukan oleh individualitas (fundamentalitas) arsitektur itu sendiri dan kapasitas akhir dari sirkuit mikro. Bank berisi baris logis (Baris), juga disebut halaman (Halaman, untuk menghindari kebingungan dengan baris fisik), yang, pada gilirannya, berisi kolom (Kolom) matriks yang dibentuk oleh hierarki seperti itu adalah inti dari chip memori. String adalah jumlah data yang sedang dibaca atau ditulis ke salah satu dari beberapa bank kernel. Kolom adalah himpunan bagian dari baris yang dibaca atau ditulis dalam fase individual operasi baca/tulis.

Pertimbangkan secara berurutan kemajuan data pada chip. Biasanya, loop dimulai ketika perintah aktivasi bank tiba, yang memilih dan mengaktifkan bank yang diperlukan dan baris dalam lariknya. Selama siklus berikutnya, informasi ditransfer ke bus data internal dan dikirim ke penguat level (seperti yang disebutkan sebelumnya, semacam "akumulator" yang berperan sebagai penguat sinyal dan penyangga sementara). Ketika level sinyal yang diperkuat mencapai nilai yang diinginkan, data dikunci (Latch) oleh sinyal clock internal - proses ini, disebut penundaan antara penentuan alamat baris dan kolom (t RCD RAS#-to-CAS# Delay) , membutuhkan 23 siklus bus sistem (angka periode jam). Setelah jeda ini, perintah baca dapat diberikan bersamaan dengan alamat kolom untuk memilih alamat kata pertama (dalam hal ini, jumlah data yang ditransfer per siklus sama dengan lebar bus data chip memori) untuk dibaca dari penguat tingkat. Setelah perintah baca dikeluarkan, penundaan pemilihan kolom dua atau tiga siklus (penundaan sinyal CAS# CAS# Latensi atau hanya CL) dilakukan, di mana data yang dipilih dari penguat level disinkronkan dan ditransmisikan ke chip eksternal pin (garis DQ). Word pertama diikuti oleh sisanya selama setiap sinyal clock berikutnya, mengerjakan panjang burst set lengkap (Panjang Burst) jumlah kata yang terus menerus ditransmisikan dalam satu fase transmisi data. Hanya setelah semua informasi ditransmisikan, data dapat dikembalikan dari amplifier ke deretan sel kosong dari array untuk memulihkan isinya, yang membutuhkan 23 siklus clock. Agar adil, perlu dicatat bahwa meskipun notasi yang benar dari urutan t RCD -CL-t RP, biasanya skema waktu utama berbentuk CL-t RCD -t RP , sehingga menunjukkan tingkat kepentingan parameter penyusunnya . Dinamis, dan karena itu memiliki sifat pelemahan dan kebocoran sinyal, sesuai sifatnya, susunan sel harus meregenerasi isinya. Periode pemulihan muatan diatur oleh pengontrol regenerasi dari program pemantauan yang dilakukan oleh penghitung penyegaran (Refresh Counter) pemulihan semacam itu membutuhkan 710 siklus, selama aliran data terganggu.

Prosedur tulis dalam mempertimbangkan skema akses sementara mirip dengan fase baca dengan perbedaan interval tambahan t WR , yang mencirikan periode pemulihan antarmuka setelah operasi. Dengan kata lain, periode pemulihan dalam fase tulis biasanya merupakan penundaan dua siklus antara akhir keluaran data ke bus (pulsa terakhir pada Bus Data) dan inisiasi siklus baru. Interval waktu ini memastikan bahwa antarmuka dipulihkan setelah operasi tulis dan memastikan bahwa itu dilakukan dengan benar. Akibatnya, pada akhir transfer kata terakhir pada fase tulis, baris bank yang diakses tidak segera memasuki tahap regenerasi, tetapi setelah penundaan tambahan, yang nilai minimumnya ditentukan oleh interval terkecil di mana operasi tulis saat ini diharapkan selesai dengan benar. Oleh karena itu, waktu aktivitas halaman pada fase tulis menjadi lebih besar dari nilai t RAS fase baca dengan durasi periode pemulihan, t WR .

Waktu Latensi SDRAM CAS

Keterlambatan dalam mengeluarkan sinyal CAS# untuk chip RAM sinkron adalah salah satu karakteristik terpenting dan menunjukkan jumlah minimum siklus bus (Periode Jam) dari saat permintaan data "diperbaiki" oleh strobo CAS# hingga saat ini terdeteksi dan dibaca. Diasumsikan bahwa pada saat kedatangan tepi sinyal CAS#, terdapat data yang benar pada input alamat. Namun, karena ada penundaan waktu di mana-mana (termasuk di dalam sirkuit mikro itu sendiri), beberapa waktu dialokasikan secara khusus untuk mengatasinya, dan karena penyebaran parameter penundaan untuk jalur alamat yang berbeda, mereka dapat berbeda dalam hal ini CAS Latency ( CL ), dan CL2 dan CL3 adalah waktu penundaan yang dimasukkan dalam siklus (masing-masing 2 dan 3). Semakin rendah penundaan, semakin besar kecepatan bekerja dengan memori, tetapi juga semakin besar risiko data akan sampai "ke alamat yang salah", yang tentunya akan menyebabkan crash. Stabilitas terhadap kegagalan tersebut adalah stabilitas CL.

Dengan kata lain, CL adalah penundaan antara pembentukan perintah baca oleh logika kontrol chip dan ketersediaan kata pertama untuk dibaca. Jika pendaftaran (pengenalan oleh penerima sinyal dari tingkat logika tertentu) dari perintah baca terjadi di tepi jam N, dan CL adalah jam M, maka data yang sesuai akan tersedia setelah jam N + M. Namun, untuk memastikan keluaran data yang terjamin, transistor dari rangkaian keluaran jalur data menyala satu siklus lebih awal (N + M-1), mis. mereka mengeluarkan data pada (pada saat itu) tingkat yang tidak ditentukan, menyebabkan pengontrol memori menunggu satu siklus lagi sebelum menerima data yang masuk. Saat menggunakan CL2 untuk modul yang diberi peringkat untuk frekuensi yang diberikan pada CL3, sirkuit keluaran mungkin tidak memiliki waktu untuk mengatur level yang benar (dan menyediakan arus pengenal) untuk representasi data yang akurat di bus, dan kesalahan dapat terjadi.

Penundaan SDRAM RAS-ke-CAS

Parameter serupa (Fast RAS-to-CAS Delay), didefinisikan sebagai t RCD , dijelaskan sebelumnya, dan dalam hal ini dapat mengambil nilai 2 atau 3, mengatur penundaan dua dan tiga siklus dari awal mengirimkan perintah aktivasi bank logis tertentu ke saat perintah diterima baca / tulis pada kedatangan CAS depan # (transisi ke level rendah aktif). Dengan kata lain, setelah mengeluarkan perintah aktivasi bank, baris yang sedang diakses harus diisi terlebih dahulu (melakukan siklus akumulasi muatan, Precharge) sebelum perintah baca (ditentukan oleh alamat kolom) tiba. Ini berarti bahwa data ditransfer dari larik memori ke penguat level output on-chip dengan penundaan 2 atau 3 siklus. Perlu dipahami bahwa latensi yang dimaksud dengan sendirinya memainkan peran yang agak kecil dalam keseluruhan latensi saat membuka halaman dan/atau membaca data dari halaman terbuka. Namun, tidak di setiap BIOS dimungkinkan untuk memvariasikan nilai penundaan ini karena kurangnya parameter yang sesuai, namun pada kenyataannya, t RCD juga diperhitungkan dalam nilai "Bank X/Y Timing".

Waktu Precharge SDRAM RAS

Durasi isi ulang baris adalah t RP . Dalam hal ini, chip DRAM dengan dua/empat bank (organisasi logis) memungkinkan Anda untuk "menyembunyikan" kali ini untuk memastikan input / output data yang berkelanjutan: pada saat operasi apa pun terjadi dengan satu bank memori, yang lain memiliki waktu untuk regenerasi (memperbarui data). Sederhananya, parameter ini memungkinkan Anda untuk menentukan akumulasi muatan cepat (Cepat) atau lambat (Lambat) pada jalur RAS # sebelum dimulainya siklus regenerasi. Menetapkan nilai ke Fast akan meningkatkan kinerja, tetapi dapat menyebabkan ketidakstabilan. Lambat, di sisi lain, melakukan sebaliknya - ini meningkatkan stabilitas komputer, tetapi meningkatkan waktu yang dihabiskan untuk siklus regenerasi data. Oleh karena itu, nilai Cepat yang disarankan harus ditetapkan jika Anda yakin dengan kualitas chip memori. Nilai 2 dan 3 yang biasa ditemui pada item ini menentukan jumlah siklus bus sistem yang diperlukan untuk memulihkan data di halaman yang diakses.

Secara umum, penundaan yang disebabkan oleh akumulasi muatan pada baris diperlukan untuk memindahkan data kembali ke array (bank/halaman tutup) sebelum perintah aktivasi bank berikutnya tiba. Dengan demikian, 3060% dari jumlah total permintaan baca yang dikirimkan hilang dalam satu halaman (Halaman, biasanya disebut sebagai baris bank logis), yang disebut Page Hit. Oleh karena itu, dalam hal ini, bank tidak perlu diaktifkan, karena datanya sudah ada di halaman, dan yang diperlukan hanyalah mengubah alamat kolom dengan mengeluarkan sinyal CAS#. Jika data yang diminta tidak ditemukan dalam halaman yang diberikan, maka harus dikembalikan ke array dan bank ditutup.

Jika data yang diminta ada di bank yang sama, tetapi di baris yang berbeda, perintah isi ulang harus diberikan untuk menutup bank (celah sama dengan durasi isi ulang), dan perintah aktivasi bank baru akan membuka baris yang benar (penundaan t RCD) tempat data yang diperlukan ditempatkan . Nanti setelah interval CL, perintah baca akan sampai ke alamat yang dipilih dengan benar. Hasilnya, jumlah siklus tunda total (pola t RCD -CL-t RP) yang digambarkan sebagai 2-2-2 adalah 6 siklus, sedangkan pola 3-3-3 meningkatkannya menjadi 9.

Jika data yang diminta terletak di baris yang berbeda, tidak perlu menghabiskan waktu menunggu bank pertama tutup, sehingga penundaan t RP tidak diperhitungkan dalam kasus ini. Oleh karena itu, hanya penundaan CAS# dan interval RAS#-CAS# yang tersisa. Secara umum skema ini sedikit disederhanakan, karena jika data berada di bank yang sama, tetapi di baris yang berbeda, maka bank tersebut tidak hanya harus ditutup, tetapi juga diaktifkan kembali. Oleh karena itu, setiap bank memiliki waktu yang sangat singkat untuk tetap buka, dan waktu siklus t RC menjadi faktor yang cukup kritis.

Untuk chip memori yang telah memasuki fase regenerasi diri (SEREf), diperlukan interval waktu tertentu untuk kembali ke keadaan aktif. Seperti disebutkan sebelumnya, jika perangkat memasuki fase Self-Refresh, semua antarmuka input ditransfer ke status DtC (Jangan Peduli), dan input jam CKE dinonaktifkan, setelah itu penghitung regenerasi dalam chip langsung dihidupkan . Selama periode ini, chip memori adalah perangkat pasif yang relatif terhadap sistem dan tidak menanggapi perintah, karena antarmuka sinkronisasi dinonaktifkan. Setelah fase refresh internal, mekanisme sinkronisasi eksternal diaktifkan dan perangkat kembali ke status aktif dengan perintah Refresh Exit. Namun, fase aktivasi penuh dari awal sinyal CKE hingga kesiapan untuk menerima perintah pertama dari pengontrol memerlukan 47 siklus dan disebut Refresh RAS Assertion.

Waktu Siklus SDRAM Tras/Trc

Parameter yang mencirikan kecepatan chip SDRAM (dinamika array) dan menentukan rasio interval di mana baris terbuka untuk transfer data (t RAS RAS # Waktu aktif) dengan periode di mana siklus penuh pembukaan dan pembaruan baris selesai (t Waktu Siklus Baris RC, juga disebut Waktu Siklus Bank.

Standarnya adalah 6/8, yang lebih lambat tetapi lebih stabil dari 5/6. Namun, 5/6 siklus lebih cepat di SDRAM, tetapi mungkin tidak membiarkan baris (baris) terbuka untuk jangka waktu yang cukup lama untuk menyelesaikan transaksi, yang terutama berlaku untuk SDRAM dengan frekuensi clock lebih dari 100MHz. Oleh karena itu, disarankan untuk mencoba pengaturan 5/6 terlebih dahulu untuk meningkatkan kinerja SDRAM, tetapi jika sistem menjadi tidak stabil, sebaiknya diubah menjadi 6/8. Juga, parameter ini dapat ditemukan dalam bentuk . Misalnya, untuk beberapa logika dasar, pengaturan ini mungkin memiliki nilai berikut: untuk seri i82815xx atau , untuk seri kit VIA atau , dan untuk ALi MAGiK1 .

Siklus bank menentukan jumlah siklus yang diperlukan setelah perintah aktivasi bank dikeluarkan sebelum fase pengisian ulang dimulai. Dengan kata lain, setelah halaman dibuka, halaman tersebut harus tetap terbuka selama beberapa waktu sebelum ditutup kembali. Parameter t RC menentukan jumlah minimum siklus dari awal akses baris hingga bank diaktifkan kembali. Karena fase isi ulang memiliki penundaan 23 siklus, siklus penuh bank adalah jumlah waktu aktif sinyal RAS# dan interval pembaruan data di halaman: t RС =t RAS +t RP , di mana t RAS =t RCD +CL didefinisikan sebagai penundaan respons ( Latensi) mencirikan interval waktu antara pendaftaran perintah yang diterima dan saat data yang terkait dengan perintah dikirimkan. Jadi, t RC mencirikan jumlah total siklus yang termasuk dalam skema pengaturan waktu utama t RCD -CL-t RP . Misalnya, dukungan atau skema seri i82815xx, yang menunjukkan bahwa periode pengisian ulang tetap dan merupakan dua siklus bus (2T). Serangkaian logika dasar dari VIA menentukan interval t RAS dari nilai 5T dan 6T, yang menunjukkan nilai mengambang t RP dalam 2 atau 3 siklus, masing-masing, tetapi tidak tersedia secara langsung, tetapi merupakan bagian dari " campuran" pengaturan.

Chip SDRAM saat ini memiliki waktu siklus inti 5060 ns. Di sisi lain, ini berarti bahwa, secara teoritis, sebuah chip yang memiliki clock 133MHz (periode 7,5ns) memiliki nilai t RC =7T, dari situ Anda dapat menentukan siklus inti saat ini: 7x7,5ns=52ns. Jika frekuensi clock dinaikkan, jumlah siklus juga akan meningkat agar sesuai dengan jendela 50ns. Setelah melakukan perhitungan, kita dapat mencatat batas teoritis frekuensi clock SRDAM pada 183MHz pada parameter saat ini (9T), yang berarti siklus inti 49,2ns. Fitur yang menarik adalah bahwa pada revisi awal seri i82815, sirkuitnya terlihat seperti atau , yang menentukan batas frekuensi clock di wilayah 166MHz. Untuk jam 100MHz, siklus bank harus disetel ke 5/7 untuk mendapatkan kinerja terbaik, dan untuk bus 133MHz, harus disetel ke 5/8 atau 6/8 tergantung pada seberapa banyak Anda ingin melakukan "overclock". antarmuka.

Dalam hal ini, masalah yang paling penting adalah penentuan interval minimum yang mungkin dari aktivitas halaman (sinyal RAS #) dan apa yang memerlukan melampaui nilai yang diizinkan (Pelanggaran RAS). Setelah sinyal RAS# mengaktifkan bank, data dikunci di penguat level. Misalnya, ada dua jalur yang berjalan secara paralel, yang satu adalah sinyal dan yang lainnya terhubung. Sirkuit ini bekerja berdasarkan prinsip pergantian, di mana setiap saluran dapat menjadi sinyal dan referensi. Penguat level membedakan voltase antara jalur data bermuatan dan referensi, dan memperkuat sinyal yang relatif lemah, ini harus dilakukan untuk memulihkan informasi di dalam sel. Garis sinyal memiliki kapasitansi yang terdefinisi dengan baik yang berkurang dengan meningkatnya muatan. Jika fase muat ulang (menghapus semua informasi dari jalur data untuk mengaktifkan akses jalur bank berikutnya) dimulai sebelum level sinyal cukup stabil untuk memulihkan konten halaman asli, durasi aktivitas halaman yang ditentukan dengan baik (sinyal RAS#) dilanggar (t Pelanggaran RAS), mengakibatkan hilangnya data sepenuhnya atau, paling banter, pemulihan yang salah. Dengan kata lain, t RAS adalah waktu yang diperlukan untuk akumulasi muatan penuh berturut-turut dan data dipulihkan sebelum dimulainya siklus pengisian ulang berikutnya. Pada gilirannya, memuat ulang adalah perintah yang menutup halaman atau bank, sehingga t RAS juga dicirikan sebagai waktu aktivitas halaman minimum. Jika kita menambahkan durasi siklus isi ulang ini, maka hasilnya adalah jumlah total siklus yang diperlukan untuk membuka dan menutup bank, yang disebut siklus bank (t RC) - yang telah dibahas sebelumnya.

SDRAM MA Status Tunggu

Untuk sistem yang didasarkan pada RAM sinkron, pengontrol memori perlu mengirim beberapa sinyal akses untuk menyelesaikan fase lengkap dalam mengakses chip memori tertentu: CS# (pemilihan chip), MA (alamat memori), WE# (mengaktifkan penulisan) RAS# ( strobo konfirmasi alamat baris) dan CAS# (strobo validasi alamat kolom). Setiap akses memori menyertakan sinyal-sinyal ini dalam variasi yang berbeda tergantung pada jenis operasi yang dilakukan. Misalnya, tanpa sinyal pilih chip, semua perintah selanjutnya tidak akan diterima oleh chip.

Jadi, semua baris alamat dari pengontrol memori ke subsistem terhubung ke semua chip memori pada semua modul, yang menyebabkan beban logis yang signifikan (tergantung pada jumlah total chip) untuk pengontrol, yang harus mengirim alamat akhir yang benar ke semua chip dalam modul ( padanya). Oleh karena itu, disarankan untuk mengamati kemajuan alamat 12 jam dan informasi spesifik lainnya sebelum sinyal CS#. Akibatnya, alamat dan sinyal perintah khusus lainnya dapat dikeluarkan dengan 0- (Cepat, tidak termasuk status tunggu apa pun sebelum sinyal CS# dikeluarkan), 1- (Normal, satu siklus di depan perintah pemilihan chip), atau 2- (Lambat, di depan perintah pilih).chip dalam 2T) jam muka dari sinyal pilih chip.

Jadi, jika modul memori berisi, misalnya, hanya 4 atau 8 chip, maka nilai Fast disarankan dalam kasus ini. Jika modul memori memiliki 16 atau 18 perangkat, maka gerak maju satu siklus baik untuk itu. Jika lebih dari 18 chip memori (DIMM Terdaftar) 2T. Dalam konfigurasi subsistem yang kompleks menggunakan beberapa modul dengan organisasi logis dan fisik yang berbeda, diperlukan analisis praktis yang lebih dalam.

SDRAM Bank Interleaving

Mekanisme interleaving bank logis dari chip memori (jangan disamakan dengan mode interleaving bank fisik switching garis fisik dibagi menjadi segmen dengan logika kontrolnya sendiri untuk masing-masing, implementasi yang memerlukan kehadiran logika adaptif perangkat keras yang kompleks dan kabel khusus dari jejak sinyal dari subsistem memori) memungkinkan "pengalihan" penyegaran dan siklus akses (pipelining): sementara satu bank logis melewati siklus pembaruan konten, yang lain dalam keadaan aktif dan memenuhi siklus akses. Ini meningkatkan kinerja subsistem memori (throughput nyata mendekati puncak teoretis) relatif terhadap mekanisme yang tidak dioptimalkan (prefetch) dan "menyembunyikan" waktu pembaruan konten masing-masing bank.

Jadi, chip memori DOZU dengan kapasitas larik 16Mbit atau kurang menggunakan matriks blok tunggal (satu bank logis). Beberapa 16Mbit dan semua chip 32Mbit sudah memiliki arsitektur internal dua bank. Perangkat dengan kapasitas inti 64Mbit ke atas diatur dalam struktur logis empat bank, dipisahkan oleh jalan raya internal dan jejak I/O.

Membagi susunan logika kernel menjadi empat bagian memungkinkan penggunaan antarmuka pemilihan die untuk mengontrol semua bank logis secara bersamaan dan memungkinkan untuk menyimpan satu halaman terbuka di setiap bank sekaligus (jika, tentu saja, struktur konstruksi independen digunakan). Hal ini memungkinkan untuk mengakses tanpa harus mengubah alamat sebenarnya dari lokasi baris data yang diperlukan dan alamat kolom dibagi antara semua bank logis dalam chip yang sama. Akibatnya, pengontrol dapat mengalihkan permintaan dari satu bank internal ke bank lain, melakukan operasi yang diperlukan. Data interleaved dikenal sebagai akses interleaved, yang memiliki keuntungan ketika satu bank logis ditutup, data terus mengalir ke/dari yang lain, menciptakan aliran yang berkelanjutan. Jadi, jika halaman hilang, fase pemuatan ulang baris adalah operasi transparan sistem. Namun, pembukaan simultan semua bank logis sekaligus (mengacu pada halaman tertentu di masing-masing) tidak mungkin dilakukan, karena perintah aktivasi dalam hal ini dapat diberikan dengan penundaan minimal satu siklus.

Dengan kata lain, ide dasar dari akses interleaved adalah untuk mengakses dari satu bank ke bank lain sementara halaman terkait terbuka di setiap bank, ini membutuhkan konsentrasi data tingkat tinggi dalam RAM sistem. Biasanya, perintah wakeup dapat membuka satu bank pada waktu tertentu (prefetch) dan kemudian membaca data setelah penundaan t RCD+CL. Namun, segera setelah mengirimkan perintah aktivasi ke satu bank, pengontrol memori dapat mengirimkan perintah aktivasi ke bank lain dalam siklus yang sama, sehingga membuka bank berikutnya. Jika pengontrol tahu persis data apa yang harus ditransfer ke bank lain, ia dapat mengirimkan perintah baca tanpa membuang (Trashing, mode transfer data intensif saat memori sistem hampir habis) dari paket data bank pertama. Dalam hal ini, dimungkinkan untuk beralih dari satu bank ke bank lain dengan penundaan hanya satu siklus (Latensi Bank-ke-Bank, penundaan transisi bank-ke-bank) antara semburan empat kata (BL=4). Selain itu, akumulasi biaya dan fase penutupan bank dapat dilakukan di "latar belakang" selama pembacaan data dari bank interleaved.

Tiga mode interleave diketahui: normal (Tanpa Interleave), interleave dua bank (Interleave 2 Arah, data dialihkan antara dua bank logis) dan interleave empat bank (Interleave 4 Arah, data dialihkan antara empat bank logis). Mode interleaving bank logis hanya berfungsi jika alamat yang diminta berturut-turut berada di bank yang berbeda, jika tidak, transaksi data dilanjutkan sesuai dengan skema Tanpa Interleave yang biasa. Dalam hal ini, sistem harus menganggur selama panggilan dan siklus regenerasi, setelah itu permintaan akan diulang. Namun, dukungan untuk mode tertentu juga harus diterapkan pada level aplikasi tertentu. Secara umum, setiap program yang sangat bergantung pada cache prosesor (ukuran, jenis, dan hierarki) tidak dapat menggunakan mode interleaving secara optimal karena alasan sederhana keterbatasan ukuran halaman, dan data dari cache dapat hilang. Akibatnya, interleaving bank dapat berdampak negatif pada kinerja karena bank terbuka yang salah harus ditutup sebelum siklus akses data berikutnya.

Waktu DRAM Bank X/Y

Parameter yang menyertakan jumlah t RCD + t RP + Bank Interleaving dan dibagi menjadi skema: SDRAM 810 ns, pengaturan Normal, Sedang, Cepat, dan Turbo yang dioptimalkan untuk kinerja dengan nama yang sama, yang ditentukan oleh pabrikan motherboard di BIOS itu sendiri ( skema yang mirip dengan "Konfigurasi Otomatis" dan "Konfigurasi SDRAM" yang dijelaskan sebelumnya). Jadi, nilai dari pengaturan BIOS yang sesuai, yang mengatur register kontrol pengontrol memori ke keadaan tertentu, biasanya terlihat seperti ini:

Pengaturan waktu beberapa pengaturan optimal untuk subsistem memori SDRAM

Penting untuk dicatat bahwa tidak ada perbedaan antara pengaturan SDRAM 810, Sedang dan Cepat, karena semuanya memiliki nilai waktu dasar yang sama. Satu-satunya pengecualian adalah Turbo, yang mengurangi t RCD menjadi 2T (jumlah siklus bus), yang dapat menyebabkan operasi modul yang tidak stabil berdasarkan chip EMS HSDRAM 150MHz. Lebih penting lagi, 4-Way Bank Interleaving mengurangi waktu aktif RAS# menjadi 5 siklus clock, sehingga total waktu siklus bank menjadi 8T. Dari segi performa, Normal tidak berbeda dengan SDRAM 810, Sedang dan Cepat, tetapi menunjukkan hasil yang menarik: dengan menyetel t RCD ke 2T dengan interleaving empat bank diaktifkan, Anda bisa mendapatkan sistem yang tidak stabil.

Tingkat Perintah DRAM

Parameter yang mengatur penundaan perintah untuk tiba di memori (CMD Rate). Sebenarnya, konsep ini identik dengan keterlambatan dalam mendekode informasi perintah-dan-alamat pengontrol. Di belakang opsi ini adalah pemilihan bank fisik yang diperlukan dari total ruang yang dapat dialamatkan dari memori sistem yang diinstal. Bank fisik (jalur fisik) adalah antarmuka yang ditentukan oleh lebar bus data perangkat kontrol (pengontrol memori). Chip RAM sinkron tradisional (SDRAM) dihubungkan secara paralel dengan antarmuka data pengontrol, bersama-sama membentuk baris, yang jumlahnya mencirikan, khususnya, kapasitas muat subsistem memori. Hanya satu bank fisik yang dapat diakses pada waktu tertentu, dan pilihan bank yang diperlukan ditentukan dengan mendekode alamatnya. Jika sistem dilengkapi dengan modul memori baris tunggal (konfigurasi satu baris fisik di mana lebar total bus data dari semua chip memori dalam modul sama dengan lebar antarmuka data pengontrol memori), tidak ada opsi kecuali satu-satunya. Jika sistem didasarkan pada modul dua baris, maka perangkat kontrol harus secara cerdas memilih (menggunakan perintah CS#, pilih chip) bank yang benar yang berisi informasi yang diperlukan. Misalnya, dua modul dengan organisasi fisik dua baris (beban maksimum bank fisik penuh, di mana total lebar bus data dari semua chip memori dalam modul dua kali lebar antarmuka data pengontrol memori) sudah memberikan empat opsi yang memungkinkan, salah satunya akan benar.

Penguraian kode ruang alamat membutuhkan waktu yang relatif lama (sebanding dengan jumlah total memori yang dipasang dan organisasi subsistem), jadi pengontrol memori antarmuka DDR dari berbagai logika dasar (misalnya, VIA Apollo Pro266 dan KT266), sebagai aturan, memiliki dua penundaan perintah yang dapat diprogram berbeda untuk mengadaptasi mode operasi dengan berbagai jenis memori yang digunakan dan konfigurasi 1T atau 2T. Dalam mode operasi standar, penundaan adalah 2 siklus, yang berarti bahwa perintah dikunci di sirkuit mikro di tepi kedua strobo setelah perintah pemilihan chip (CS#) diproses. Setelah itu, perintah untuk mengaktifkan bank, membaca, dan mengisi ulang diproses dalam interval waktu tetap yang diberikan kepada mereka. Latensi ekstra yang dimaksud hanya berlaku untuk Akses Awal, juga disebut sebagai akses acak, mengingat bahwa semua perintah sub-sekuensial diantrekan sesuai dengan penundaan yang diatur di BIOS. Oleh karena itu, keterlambatan kedatangan perintah hanya berpengaruh pada akses acak.

Seperti disebutkan di atas, dengan akses acak, perintah aktivasi bank dikunci pada tepi kedua dari sinyal jam, ini adalah mekanisme yang digunakan dalam modul memori menggunakan chip register DIMM Terdaftar, yang mengurangi beban pada sistem sinkronisasi dan memainkan peran transit buffer tempat alamat dialokasikan kembali . Juga, register digunakan untuk menerjemahkan perintah dan transfer selanjutnya ke chip memori dengan penundaan 1 siklus. Dalam hal ini, Tingkat CMD merupakan faktor penting. Misalnya, dalam subsistem dengan empat DIMM Terdaftar dua baris, pengontrol memori hanya mengelola empat chip register, dan tidak secara khusus setiap chip memori secara terpisah, yang secara positif memengaruhi beban keseluruhan yang dibuat oleh modul pada subsistem memori. Ketidaknyamanan terletak pada kenyataan bahwa register itu sendiri, sebagaimana mestinya dalam sistem sinkron, bekerja bersama dengan sinyal master, sedangkan informasi alamat perintah disiarkan dengan penundaan 1T, sudah ditransmisikan di tepi jam berikutnya sinyal. Oleh karena itu, pengontrol yang dioptimalkan untuk operasi Laju CMD pada 2T saat menggunakan modul memori yang berisi chip register dalam sistem mengharapkan data muncul pada keluaran satu siklus lebih awal dari yang dapat dikeluarkan oleh DIMM Terdaftar sehingga terjadi kesalahan. Dengan demikian, sistem yang dirancang secara normal harus berisi pengontrol memori yang memperhitungkan latensi 2T yang disebutkan sebelumnya, termasuk siklus tunggu tambahan ini.

Untuk modul memori tanpa buffer (DIMM tanpa buffer), pengontrol akan menghapus siklus penundaan tambahan, mengurangi total menjadi 1 siklus, yang menunjukkan bahwa instruksi dikunci pada tepi jam berikutnya dan menyimpan satu siklus dengan setiap akses acak berikutnya ke memori . Pada gilirannya, ini meningkatkan throughput aktual tergantung pada seberapa sibuk bus memori dan berapa banyak akses acak yang dilakukan.

Kemampuan untuk memproses perintah dengan penundaan 1T bergantung pada faktor-faktor seperti frekuensi jam bus memori, jumlah chip pada modul memori (semakin banyak chip, semakin banyak waktu yang dibutuhkan pengontrol untuk memilih yang tepat) , kualitas modul yang digunakan, jumlah total modul memori yang digunakan dalam sistem (terkait langsung dengan jumlah chip dalam satu modul) dan jarak modul dari pengontrol (panjang jejak sinyal dari pin pengontrol ke pin chip memori, dengan mempertimbangkan jumlah transisi).

Setelah melihat lebih dekat, menjadi jelas bahwa parameter Kecepatan CMD merupakan faktor yang cukup signifikan dalam sistem dengan arsitektur memori terpadu (lebih lanjut di bawah), yang berisi pengontrol grafis terintegrasi tanpa cache tampilan tambahan. Karena bandwidth subsistem memori digunakan bersama oleh semua subsistem, sekarang termasuk video, menjadi jelas bahwa dengan peningkatan resolusi dan kedalaman warna, beban pada RAM sistem tunggal dalam hal ini tidak meningkat secara linier.

Kebijakan Penutupan Bank SDRAM

Kontrol atas operasi penutupan bank logis dari chip RAM sinkron diperkenalkan secara khusus karena fakta bahwa perangkat dengan organisasi logis tertentu tidak bekerja dengan benar dalam sistem yang didasarkan pada beberapa set dasar. Misalnya, pengontrol memori, yang merupakan bagian dari hub FW82815 dari set logika dasar i82815, memungkinkan Anda membuka hingga empat halaman secara bersamaan di bank logis terpisah (untuk chip memori dengan organisasi logis empat bank , ini berarti satu halaman untuk setiap bank) secara kasar, mekanisme ini setara dengan Bank Interleaving. Oleh karena itu, jika terjadi page hit, logika akan mencoba memilih kebijakan alternatif (dengan kata lain, membuat keputusan tertentu): menjalankan fase tutup bank dan semua halaman yang terbuka, atau tutup hanya halaman (Close Page) di mana kesalahan itu terjadi. Jika keputusan dibuat untuk menutup satu halaman, yang lain mungkin tetap terbuka, menghasilkan akses bank-ke-bank hanya dengan penundaan 1 jam tambahan. Jika data yang diminta ditemukan di halaman terbuka, maka dapat langsung diakses (Seamless). Namun, pengaturan parameter ini dikaitkan dengan risiko tertentu, karena jika terjadi kehilangan halaman (Page Miss), baris terkait akan ditutup untuk siklus muat ulang dan akan dibuka setelah siklus penundaan set lengkap telah berlalu. Jika kebijakan Tutup Semua Bank diterapkan, akses selanjutnya akan dianggap menganggur (tidak berguna), karena bank tidak dapat ditutup hingga perintah untuk memulai siklus berikutnya tiba. Plus, setelah menutup bank, perlu mengaktifkannya kembali, yang akan membutuhkan sejumlah siklus tambahan.

Baca Spekulatif SDRAM

Parameter yang mengizinkan (Enable) atau melarang (Disable) melakukan read-ahead di subsistem memori berbasis SDRAM. Ini berarti bahwa mengaktifkannya memungkinkan sinyal pengaktifan tulis (WE#) dikeluarkan sedikit lebih awal dari alamat yang didekodekan (ditentukan secara unik). Mode ini mirip dengan "Speculative Leadoff" dan mengurangi penundaan waktu keseluruhan untuk operasi baca. Dengan kata lain, inisialisasi (pengaturan) sinyal pengaktifan tulis terjadi hampir bersamaan dengan pembuatan alamat tempat data yang diperlukan berada. Oleh karena itu, jika parameter yang dimaksud diaktifkan, pengontrol akan mengeluarkan sinyal WE# sebelum mendekode alamat sel yang dibaca sebelumnya selesai, sedikit meningkatkan kinerja sistem secara keseluruhan.

Membaca Sekitar Menulis

Bus data adalah antarmuka dua arah, tetapi pada waktu tertentu informasi hanya dapat berjalan dalam satu arah. Ini berarti bahwa perintah tulis dapat diinterupsi oleh perintah baca. Rata-rata, operasi tulis hanya mengambil sebagian kecil dari total lalu lintas (sekitar 5-10%), namun, bahkan satu bit tertulis teoretis pun dapat menyebabkan penundaan yang cukup mencolok dalam operasi baca yang dilakukan pada saat itu. Untuk menghindari masalah ini, pengontrol memori berisi buffer RAW penyimpanan khusus (Baca Sekitar Tulis), di mana, ketika diaktifkan (Aktifkan), data untuk penulisan diakumulasikan, dan ketika bus kosong, informasi dari buffer dipindahkan ke array RAM tanpa mengganggu operasi saat ini. Selain itu, buffer RAW dapat digunakan sebagai cache mini tambahan yang dapat digunakan prosesor untuk mengambil informasi secara langsung tanpa mengakses RAM sistem. Buffer penyimpanan juga cukup penting dalam sistem SMP, karena dapat digunakan untuk menyederhanakan mekanisme pelacakan (memastikan koherensi) dan distribusi data antar agen (prosesor) tanpa perlu mengakses memori utama.

Batas PH SDRAM

Batasi jumlah hit di halaman bank logis chip SDRAM. Pengaruh fase regenerasi pada kinerja meningkat seiring dengan ukuran chip memori (atau dengan ukuran modul memori). Seperti disebutkan sebelumnya, regenerasi sangat penting karena sifat dinamis inti DOZU, karena kapasitor kehilangan muatan (membaca data) setelah periode waktu yang ditentukan dengan baik. Sejak halaman dibuka, penguat level hanya dapat menyimpan data untuk waktu yang terbatas. Untuk menjamin integritas data, karena dikembalikan ke string setelah interval tertentu, perlu untuk memperkenalkan batasan waktu aktif halaman. Oleh karena itu, di BIOS beberapa chipset (misalnya, AMD-750) biasanya terdapat item menu yang sesuai agar dapat memilih antara 8 dan 64 hit per halaman hingga baris ditutup. Bergantung pada jumlah modul dalam sistem dan organisasinya (ukuran modul yang digunakan dan organisasi logis sirkuit mikro dalam modul ini), seseorang dapat secara eksperimental memilih nilai optimal untuk jumlah klik per halaman. Karena, dalam operasi normal, ada kemungkinan yang sangat terbatas bahwa perintah baca berikutnya akan mencapai halaman yang sama dengan yang sebelumnya, kemungkinan hilangnya halaman meningkat secara eksponensial setelah setiap klik berturut-turut. Jika baris tetap terbuka, baris tersebut harus ditutup sebelum sinyal RAS# tiba (sebelum perintah pemilihan baris berikutnya dikeluarkan), yang merupakan opsi terbaik setelah jumlah klik halaman yang ditentukan dengan baik (penutupan halaman paksa). Selain itu, keadaan ini menghilangkan sejumlah siklus penundaan yang diperlukan untuk mengisi ulang dari jumlah total penundaan yang mungkin terjadi selama kesalahan. Oleh karena itu, untuk mendapatkan performa terbaik dalam aplikasi intensif sumber daya, disarankan untuk mengatur parameter ini ke nilai maksimal 16.

Terkadang sejenis parameter serupa dapat ditemukan dengan nama PLT (Page Life-Time, Enhance Page Mode Time). Jadi, ada satu perbedaan yang cukup mendasar antara pendekatan ini: tidak seperti Batas PH, yang membatasi jumlah klik berturut-turut ke halaman dan menutupnya dengan paksa, PLT tidak memiliki penghitung statistik "hit" (hit), tetapi didasarkan pada a mekanisme untuk menentukan saat baris ditutup. Namun, pengatur waktu hanya diaktifkan ketika antarmuka bangun setelah prosedur baca/tulis yang telah selesai sepenuhnya mengatur ulang penghitung. Akibatnya, panjang urutan perintah baca/tulis menentukan berapa lama halaman tetap aktif hingga terjadi kesalahan.

Batas Siklus Idle SDRAM

Antarmuka beberapa BIOS menyediakan kemampuan untuk memilih batas jumlah siklus idle chip SDRAM (kadang-kadang disebut sebagai Timer Idle SDRAM), yang ditentukan oleh rasio durasi siklus aktivitas bank dengan idle-nya. waktu (diam). Dengan kata lain, ini adalah interval waktu di mana halaman dapat tetap terbuka meskipun perintah aktivasi saat ini tidak ditujukan padanya. Parameter ini terkait langsung dengan Batas PH dan biasanya berkisar antara 0 hingga 64 siklus, diikuti dengan siklus berkelanjutan (Infinity), di mana secara teoritis garis dapat tetap terbuka secara permanen. Ini berarti tidak hanya menyetel kemungkinan jumlah klik berurutan ke halaman yang sama, tetapi juga kemampuan memprogram pengontrol untuk menutup halaman tertentu jika tidak ada permintaan baca yang dijadwalkan untuknya dalam interval waktu tertentu. Jelas, titik kunci dalam mekanisme ini adalah kecepatan eksekusi kristal DOZU dari perintah regenerasi (Precharge, PRE) semakin cepat dieksekusi, semakin cepat data dapat diterima jika saat ini pengontrol menerima perintah baca / tulis untuk garis memori menjalani siklus isi ulang.

Secara umum, pilihan durasi siklus diam sangat bergantung pada jenis tugas yang dilakukan. Dalam aplikasi "berat" berorientasi server tertentu, di mana sebagian besar akses acak berlaku, penggunaan kebijakan penutupan halaman (semakin cepat satu baris ditutup, semakin cepat yang lain dapat diakses) sangat bermanfaat, yang menunjukkan perlunya menggunakan penghitung siklus idle dengan nilai serendah mungkin. Dalam tugas berulir, saat halaman yang terus dibuka meningkatkan kinerja, disarankan untuk meningkatkan nilai siklus diam. Namun, jangan terlalu terbawa suasana, mengingat nilai penghitungnya mungkin lebih besar dari kemampuan regenerasi antarmuka sirkuit mikro tertentu.

Kekuatan Penggerak DRAM

Parameter (juga dikenal sebagai Buffer Drive Strength) yang mengontrol distribusi beban saat ini pada buffer output dari jalur sinyal (beban yang dapat diprogram) dengan mengubah status register kontrol yang sesuai, yang berisi bidang bit dengan nilai yang ditentukan dengan baik ​dikendalikan oleh BIOS. Tujuan utamanya adalah untuk meningkatkan kecepatan atau stabilitas subsistem memori dan mengontrol beban pada bus jika terjadi operasi yang tidak stabil dengan sejumlah besar modul terpasang dengan beban maksimum pada jalur fisik.

DIMM SDRAM tanpa buffer memiliki frekuensi operasi terbatas yang menjaga stabilitas. Namun, dengan bertambahnya jumlah chip dalam modul, beban kapasitif pada bus memori meningkat. Keadaan ini membutuhkan lebih banyak arus untuk mempertahankan level sinyal tertentu, karena garis sinyal tipikal direpresentasikan (agak sederhana) sebagai rangkaian RC, di mana, pada nilai resistansi tetap, kapasitansi merupakan faktor pembatas. Dengan demikian, ternyata kinerja dan stabilitas yang lebih baik dapat dicapai dengan lebih sedikit modul memori yang terpasang, dengan kata lain, lebih sedikit beban kapasitif pada bus. Di sisi lain, ini berarti penggunaan modul dengan chip memori berkapasitas informasi tinggi dan organisasi logis (untuk mengurangi beban pada jalur sinyal), yang tidak didukung oleh semua logika dasar, sebagian besar chipset memiliki batas 16 chip per penuh garis fisik (dua bank fisik). Misalnya, modul memori yang menggunakan chip register (Register) dan chip loop fase-terkunci (PLL, PLL) DIMM Terdaftar dari posisi masalah yang dipertimbangkan memungkinkan penggunaan hingga 36 chip memori per baris penuh, sementara secara signifikan mengurangi beban pada subsistem antarmuka alamat perintah.

Jika parameter ini dipertimbangkan dari sudut pandang istilah fisik, maka semuanya didasarkan pada beban kapasitif, bagian depan pulsa, dan pencocokan impedansi (Z o). Sebagai hasil dari transformasi kecil, kami memperoleh ketergantungan impedansi pada frekuensi tertentu pada kapasitansi beban: Z o =U/I=1/(C*f). Karena impedansi bergantung pada tegangan dan arus sinyal di sirkuit, Z o dapat disesuaikan dengan pengaturan BIOS ini dengan mengubah nilai U dan I, mengoptimalkan beban kapasitif pada jalur sinyal bus. Jika tegangan dan arus dinaikkan secara bersamaan, dengan tetap mempertahankan nilai resistansi yang konstan, maka tentunya daya yang dihamburkan dalam rangkaian juga akan meningkat. Di sisi lain, jika Anda menjaga level tegangan tetap konstan, meningkatkan arus dalam rangkaian, Anda dapat meningkatkan impedansi. Tujuan utamanya adalah untuk mencocokkan resistansi internal sumber dengan resistansi sendiri dari garis sinyal dan resistansi beban (pencocokan resistansi). Ini memungkinkan Anda meminimalkan pantulan dan kemiringan sinyal (mengidealkan bentuk dan durasi bagian depan) antara level aktif dengan cara yang berbeda, meningkatkan integritas sinyal. Dengan menurunkan level sinyal (standar untuk SDRAM adalah 3.3V), margin kebisingan (Noise Margin) untuk level logika tinggi dan rendah berkurang. Namun, faktor pengendali impedansi yang paling penting (impedansi, Z o) adalah arus. Dengan mengubah nilai arus pada level tegangan sinyal konstan, Anda dapat mengontrol impedansi, dan karenanya mengontrol beban pada saluran sinyal tertentu.

Kontrol beban saat ini pertama kali terlihat pada set logika seri Triton Intel i82430HX dan i82430TX. Register kontrol DRAMEC (DRAM Extended Control Register), yang terdapat di jembatan utara set ini, bertanggung jawab atas level sinyal pada baris alamat (MAD Memory Address Drive Strength). Dengan kata lain, register DDECR 2bit ini memprogram beban saat ini pada buffer output baris alamat MAA/MAB dan MA/MWE# menjadi 8/12 mA untuk jembatan FW82439HX (set basis i82430HX) dan 10/16 mA untuk FW82439TX (i82430TX logika). Dalam beberapa set dasar dari VIA (misalnya, KT133) mereka memperkenalkan register 8bit tambahan pribadi, yang memungkinkan Anda memprogram buffer keluaran tidak hanya untuk baris alamat, tetapi juga untuk yang lain sesuai dengan nilai 12/24 mA. Dengan mengubah nilai saat ini untuk jalur data (Memory Data Drive), perintah (SDRAM Command Drive), alamat (Memory Address Drive) dan strobo (CAS # Drive dan RAS # Drive), Anda dapat meningkatkan kecepatan atau stabilitas subsistem memori.

Semacam kasus khusus dari parameter yang dipertimbangkan adalah batasan beban fisik per baris dalam hal frekuensi. Misalnya, seri i82815xx berbeda dari set VIA dasar dengan ketidakmungkinan subsistem memori untuk beroperasi dalam mode asinkron lanjutan dibandingkan dengan bus utama (satu-satunya pengecualian adalah kasus 66/100 MHz melalui subsistem bus/memori utama antarmuka, masing-masing). Untuk mencegah kemungkinan kegagalan perangkat keras memori pada bus frekuensi tinggi dan menambah beban pada jalur fisik, pengembang memperkenalkan sensor jalur yang terintegrasi ke dalam pengontrol (Sensor Bank), yang menentukan total beban fisik. Mekanisme umpan balik mengontrol karakteristik frekuensi beban dari subsistem memori: pada frekuensi bus utama (FSB) 133MHz dan beban pada subsistem memori hingga empat jalur fisik inklusif, keseimbangan frekuensi dipertahankan. Jika beban total lebih dari empat jalur fisik, maka subsistem memori secara otomatis dialihkan ke mode operasi 100MHz.

Sistem BIOS Dapat Di-cache

Parameter yang mengizinkan (Aktifkan) atau menonaktifkan (Nonaktifkan) caching BIOS. Setelah sistem mem-boot, tidak perlu mengakses ROM, karena semua pengaturan dan parameter sistem dimuat ke dalam RAM, jadi tidak praktis untuk menyimpan data ini ke dalam cache. Namun, mengaktifkan opsi ini menghasilkan kemungkinan caching (akses sangat cepat ke data yang diperlukan) area memori di alamat BIOS sistem di RAM. Karena memori yang digunakan oleh BIOS sangat lambat, pengaturan BIOS dapat disalin ke area yang ditentukan (F0000hFFFFH) dari memori sistem, tetapi ini hanya berlaku jika BIOS sistem dibayangi. Tetapi jika ada program yang mencoba menulis ke data alamat, ini dapat menyebabkan kesalahan sistem global.

Video BIOS Dapat Di-cache

Parameter yang mengontrol caching BIOS kartu video, tetapi hanya berfungsi jika BIOS video berwarna abu-abu (Bayangan BIOS Video dalam posisi Aktifkan). Mengaktifkan opsi ini menghasilkan kemungkinan caching area memori di alamat BIOS adaptor video C0000hC7FFFh di RAM, mirip dengan "Sistem BIOS Dapat Di-cache", hanya kali ini pengaturan subsistem video disalin. Jika ada program yang mencoba menulis ke alamat ini, sistem akan mengeluarkan pesan kesalahan. Dalam hal ini, rekomendasi untuk mengatur parameter yang dimaksud mirip dengan paragraf sebelumnya.

RAM Video Dapat Di-cache

Mirip dengan dua pengaturan sebelumnya, opsi Aktifkan akan memungkinkan Anda untuk meng-cache konten memori video dalam RAM sistem (A0000hAFFFFh), sekaligus meningkatkan kecepatan akses ke memori video dan sedikit meningkatkan kinerja sistem.

Waktu Pemulihan I/O 8 bit

Item pengaturan yang mencirikan waktu pemulihan setelah operasi baca/tulis untuk perangkat antarmuka ISA 8 bit yang disebut Mekanisme Pemulihan Bus I/O. Parameter ini diukur dalam siklus bus dan menentukan penundaan apa yang akan diatur sistem setelah mengeluarkan permintaan baca/tulis ke perangkat I/O. Penundaan ini diperlukan karena siklus baca/tulis untuk perangkat antarmuka ISA jauh lebih lama daripada periferal PCI. Nilai default yang disarankan untuk pengaturan ini adalah 1, dan hanya boleh ditingkatkan jika perangkat ISA yang cukup lambat diinstal di komputer. Dapat mengambil nilai dari 1 hingga 8 jam dan NA (3,5 jam secara default).

Waktu Pemulihan I/O 16 bit

Parameter yang mencirikan waktu pemulihan setelah operasi baca/tulis untuk perangkat antarmuka ISA 16bit. Dengan analogi dengan parameter sebelumnya, nilai pengaturan yang disarankan adalah 1. Dapat mengambil nilai dari 1 hingga 4 siklus dan NA (3,5 siklus secara default).

Lubang Memori pada 15M-16M

"Lubang" di celah antara 15 dan 16 megabyte RAM sistem (dalam beberapa konfigurasi, ada 1415). Izinnya (Aktifkan atau tentukan ruang yang digunakan secara langsung) memungkinkan Anda untuk mengakses perangkat I / O menggunakan antarmuka Legacy ISA sebagai memori, sehingga meningkatkan kecepatan akses ke perangkat tersebut, namun melarang sistem menggunakan area RAM yang dialokasikan, memesan itu untuk kebutuhan ekstensi kartu yang dipasang. Oleh karena itu, parameter ini harus diaktifkan jika diperlukan dalam dokumentasi untuk kartu periferal yang dipasang di komputer. Mematikannya (Nonaktifkan atau Tidak Ada) mencegah semua program normal menggunakan area memori yang ditentukan dan memberi sistem akses langsung ke jumlah penuh RAM sistem yang terpasang.

Ukuran Memori Bersama VGA

Berbeda dengan parameter sebelumnya, pengaturan ini mencirikan memori yang dicadangkan untuk kebutuhan subsistem video yang terintegrasi ke dalam chipset itu sendiri. Arsitektur memori terpadu (Arsitektur Memori Terpadu UMA) adalah analog dari SMBA standar lain yang serupa (Arsitektur Penyangga Memori Bersama). Ide dasar UMA adalah menyediakan akses terpisah ke memori utama dalam sistem, sehingga meniadakan kebutuhan buffer grafis khusus, di mana logika inti melepaskan kontrol RAM sistem saat pengontrol grafis terintegrasi memerlukan akses ke sana. Semua ini memiliki efek yang agak negatif pada kinerja sistem secara keseluruhan, karena buffer bingkai terpadu "memperlambatnya" (terkadang penurunannya dapat mencapai hingga 15%) relatif terhadap versi non-UMA. Secara teoritis, mekanisme yang dipertimbangkan memungkinkan perubahan dinamis ukuran buffer bingkai tergantung pada persyaratan aplikasi yang sedang berjalan, tetapi secara praktis tidak mungkin melampaui jumlah yang dialokasikan dalam Pengaturan BIOS. Oleh karena itu, untuk menentukan jumlah yang diperlukan, dengan mempertimbangkan resolusi layar yang diperlukan, kedalaman warna, dan perincian maksimum yang mungkin (langkah perubahan terkecil) memori (0,5MB), tabel berikut akan berguna:

Ukuran framebuffer yang dapat diatur

Namun, perlu dicatat bahwa perubahan jumlah memori yang dicadangkan untuk buffer bingkai dapat memiliki perbedaan yang berbeda dengan langkah dari 0,5MB ke perkembangan aritmatika (2 N) dan "langit-langit" sendiri, ditentukan oleh versi BIOS tertentu. . Oleh karena itu, angka-angka dalam tabel adalah "referensi" dan mungkin saja volume yang dibutuhkan tidak dapat ditentukan dengan tepat, akibatnya perlu untuk menentukan nilai yang dekat (dalam satu arah atau lainnya) dari yang diperlukan. satu.

Dukungan PCI 2.1

Parameter yang menentukan dukungan untuk spesifikasi bus PCI 2.1, yang operasi paralelnya, selain "Rilis Pasif" dan "Transaksi Tertunda", dicirikan oleh dua mekanisme lagi: Timer Multi-Transaksi (MTT mengendalikan bus dan melakukan transmisi paket data pendek tanpa pemantauan ulang bus, yang memungkinkan untuk meningkatkan kinerja saat memproses, misalnya, data video) dan Enchanced Execute Recording (EER meningkatkan kinerja perekaman, yang dicapai melalui penggunaan buffer dengan kedalaman yang lebih besar, penggabungan dan penyegaran DRAM yang lebih cepat sehingga siklus tulis berdampak lebih kecil pada kinerja sistem, dan siklus tulis gabungan menggabungkan siklus byte, kata, dan kata ganda menjadi satu operasi tulis memori). Namun, kedua mode ini diaktifkan secara default dalam spesifikasi yang dipertimbangkan dan tidak perlu dikontrol. Revisi spesifikasi 2.1 ini memperluas fitur yang didukung dari versi 2.0: kemampuan untuk bekerja dengan perangkat PCI 64bit telah diterapkan, selain itu, mekanisme jembatan PCI-ke-PCI telah diperkenalkan, yang memungkinkan peningkatan jumlah maksimum PCI yang dipasang periferal antarmuka sekarang bisa lebih dari 4. Namun, perbedaan yang paling penting Ini adalah mekanisme spesifik PCI Bersamaan: bus sekarang bergantung pada pengatur waktu multi-transaksi, yang mengoptimalkan kinerja untuk utas pendek namun kuat, yang membuatnya lebih mudah untuk bekerja dalam waktu nyata, dan komunikasi melalui antarmuka lebih efisien. Penundaan yang diperkenalkan oleh bus master berkurang, yang memfasilitasi operasi simultan yang efisien dari prosesor dan perangkat PCI / ISA, karena sekarang setiap slot PCI individu memiliki kualitas manajer (berfungsi dalam mode Bus Master).

Yang juga menarik adalah dua mekanisme unik yang meningkatkan efisiensi pertukaran data antara PCI dan subsistem lainnya. Misalnya, Penyangga Tulis CPU-ke-PCI memberikan kemampuan untuk menulis hingga empat kata yang diantrekan ke antarmuka PCI setelah perangkat mengirimkan perintah kesiapan untuk menerima data. Biasanya, prosesor hanya dapat menulis langsung ke PCI dan akan diam menunggu perangkat mengembalikan respons siap terima. Dengan kata lain, penggunaan buffer ini dapat secara signifikan mengurangi jumlah siklus diam (Idle Cycles) dalam mode siaga prosesor.

Mode Prefetch PCI-ke-DRAM digunakan untuk menghindari fase akses RAM sistem yang berulang untuk mengambil dan mengirimkan potongan kecil yang dapat diambil terlebih dahulu dari larik data yang koheren. Ini berarti data secara konstan di-buffer sebelum dibutuhkan dan dapat diakses dengan penundaan minimal.

Parameter "Dukungan PCI 2.1" harus dinonaktifkan jika papan yang dipasang tidak sesuai dengan versi 2.1 dan malfungsi selama pengoperasian. Jika semua perangkat periferal menggunakan antarmuka PCI 2.1, maka pengaturan ini disarankan untuk diaktifkan.

Rilis Pasif

pelepasan pasif. Mode operasi ini adalah semacam "kuda" dari bus PCI, karena versi 2.0 merupakan implementasi dari operasi paralelnya, yang memungkinkan transfer data yang lebih efisien antara prosesor, antarmuka PCI dan ISA untuk meningkatkan kecepatan. Dengan mengizinkan akses bus interleaved dari prosesor dan perangkat kontrol PCI lainnya, sistem dapat terus memproses permintaan meskipun permintaan dari perangkat antarmuka ISA telah sepenuhnya mengambil alih bus. Dengan kata lain, mekanisme yang dipertimbangkan menentukan konsistensi siklus EISA / ISA dan panggilan CPU-ke-PCI (perangkat prosesor-PCI), yang memungkinkan untuk mendefinisikan ulang bus PCI dan memungkinkan prosesor untuk mengaksesnya secara langsung dan mengambil kendali. . Oleh karena itu, mengaktifkan mode ini akan memungkinkan komponen periferal yang terhubung ke bus PCI dan ISA menggunakan lebih sedikit sumber daya sistem.

Transaksi Tertunda

Transaksi tertunda (ditunda). Antarmuka ISA beroperasi pada 1/4 dari frekuensi clock bus PCI, dan karenanya memiliki latensi yang jauh lebih tinggi. Jika perangkat PCI mencoba mengakses bus sistem pada saat ditempati oleh perangkat antarmuka ISA, dalam hal ini perangkat PCI dapat menulis sementara data yang dikirimkan ke buffer khusus, dari mana data tersebut nantinya akan ditulis ke bus sistem dalam fase pelepasan pasif. Dalam hal ini, perangkat kontrol antarmuka dapat dengan bebas menggunakan bus PCI, dan transfer data ke bus ISA dapat diselesaikan nanti. Mekanisme ini sangat relevan, karena, misalnya, siklus akses semacam itu ke perangkat antarmuka ISA 8bit membutuhkan sekitar 5060 siklus bus PCI. Oleh karena itu, transaksi yang tertunda memungkinkan penggunaan bus PCI dan ISA yang lebih efisien, yang akan menghasilkan pengoperasian komponen periferal antarmuka ISA yang lebih mulus dan memungkinkan akses simultan ke perangkat pada bus ISA dan PCI. Mengaktifkan parameter ini sangat memudahkan konsistensi antarmuka ini, menggunakan buffer 32bit untuk mendukung peningkatan siklus waktu pertukaran pada bus PCI. Namun, jika kartu antarmuka ISA periferal tidak dipasang di sistem, disarankan untuk mematikan parameter ini (Nonaktifkan).

Timer Latensi PCI

Timer penundaan bus PCI. Inisiator (Master) dan perangkat target pada bus PCI harus memiliki batasan tertentu pada jumlah siklus tunggu yang dapat mereka tambahkan ke transaksi saat ini. Selain itu, pemohon harus memiliki pengatur waktu yang dapat diprogram yang membatasi keberadaannya di bus sebagai agen utama selama periode beban antarmuka maksimum. Persyaratan serupa dikenakan pada jembatan yang mengakses perangkat dengan waktu akses yang lama (antarmuka ISA, EISA, MC), dan jembatan ini harus dikembangkan berdasarkan persyaratan ketat bahwa perangkat berkecepatan rendah tidak secara signifikan mempengaruhi kinerja keseluruhan bus PCI. .

Jika master bus tidak memiliki buffer yang cukup untuk menyimpan data yang telah dibaca, ia harus menunda permintaannya ke bus hingga buffer siap. Dalam siklus tulis, semua data yang akan ditransfer harus siap ditulis sebelum prosedur fase akses bus. Untuk memastikan performa maksimum antarmuka PCI, data harus ditransfer dengan cara register-ke-register. Dalam sistem yang dibangun di atas bus PCI, selalu diperlukan kompromi antara latensi rendah (kehadiran agen di bus dalam mode aktif) dan mencapai kinerja tertinggi dari semua peserta dalam transaksi. Sebagai aturan, kinerja tertinggi dicapai dengan akses perangkat terus menerus (burst) yang lama ke bus.

Setiap slot ekspansi komponen antarmuka PCI memiliki jumlah jam yang ditentukan dengan baik untuk mendapatkan akses berkelanjutan ke bus sistem. Dari saat diterima, setiap akses dikaitkan dengan penundaan awal (penalti), dan rasio antara jumlah siklus diam dan yang aktif meningkat dengan meningkatnya siklus latensi bus (Latensi PCI). Secara umum, rentang latensi yang dapat diterima adalah dari 0 hingga 255 siklus bus PCI dengan kelipatan 8. Register yang mengontrol penundaan ini harus dapat ditulis jika perangkat dapat memaketkan akses bus dalam lebih dari dua fase, dan harus tetap dalam mode hanya-baca untuk perangkat yang menyediakan aksesnya dalam dua fase atau kurang dalam mode burst (nilai perangkat keras pengatur waktu dalam hal ini tidak boleh melebihi 16 siklus PCI). Meningkatkan latensi dari, katakanlah, 64 menjadi 128 siklus bus akan meningkatkan kinerja sistem sebesar 15% (kinerja juga meningkat jika latensi diubah dari 32 menjadi 64 siklus). Jika sistem menggunakan chipset dengan arsitektur hub (misalnya, semua Intel 8xx), maka nilai Latensi PCI yang ada di pengaturan BIOS hanya berlaku untuk jembatan PCI-ke-PCI / AGP, dan bukan untuk Host-ke-PCI , karena KIA ( hub dari antarmuka utama yang termasuk dalam kumpulan logika) tidak mendukung Latensi PCI.

Modus AGP 2X

Spesifikasi Accelerated Graphics Port pada dasarnya berisi perintah kontrol PCI umum dengan perbedaan kemampuan untuk melakukan operasi langsung di memori (DiME atau DME Direct (in) Memory Execute), adanya port pengalamatan (SBA SideBand Addressing) dan penggunaan tulis -melalui mode ke sistem RAM (Fast Write).

Menggunakan mekanisme DiME, adaptor video berdasarkan bus AGP dapat beroperasi dalam dua mode. Dalam mode DMA, pengontrol berperilaku seperti perangkat video PCI biasa, hanya menggunakan memori lokalnya sendiri untuk menyimpan tekstur dan melakukan operasi, mekanisme DiME dinonaktifkan. Dalam hal menggunakan mode Eksekusi, pengontrol "menyatukan" bagian dari memori sistem (ini adalah jumlah yang ditentukan dalam parameter "Ukuran Memori Bukaan AGP") untuk menyimpan tekstur, menggunakan skema pengalihan khusus (GART Graphic Address Remapping Tabel), memetakan ulang halaman 4KB secara dinamis. Beberapa produsen pengontrol video tidak memperkenalkan dukungan untuk DiME (tekstur AGP), menggunakan antarmuka AGP hanya untuk kompatibilitas, tetapi hanya mengimplementasikan mode DMA. Faktanya, akselerator seperti itu berfungsi seperti adaptor video PCI biasa dengan hanya perbedaan "mekanis": frekuensi operasinya dua kali lipat: 66MHz untuk AGP versus 33MHz untuk PCI.

Port pengalamatan khusus SBA memungkinkan, menggunakan bagian depan dan tepi sinyal jam, untuk meningkatkan frekuensi yang dihasilkan (disebut juga "efektif") dari bus AGP, tanpa meningkatkan master (referensi) 66MHz. Transaksi AGP (paket di mana beberapa operasi dilakukan secara keseluruhan) hanya digunakan dalam mode Bus Mastering sementara transaksi PCI reguler paling baik dapat mentransfer empat kata 32bit dalam 5 siklus (karena alamat ditransfer melalui bus alamat/data untuk setiap semburan empat kata), transaksi AGP dapat menggunakan Sideband untuk mentransfer alamat dalam potongan kecil pada saat yang sama dengan data. Selama transmisi burst empat kata, empat bagian alamat ditransmisikan untuk siklus burst berikutnya. Pada akhir siklus, informasi alamat dan permintaan untuk paket yang sedang dibentuk telah dikirimkan, sehingga rentetan empat kata berikutnya dapat segera dimulai. Dengan demikian, empat kata dapat ditransfer melalui AGP dalam 4 siklus bus, bukan lima yang dibutuhkan untuk PCI, yang, mengingat kecepatan clock 66MHz, idealnya memberikan throughput puncak 264MBps.

Untuk transfer informasi yang lebih cepat, prosesor terlebih dahulu menulis data ke memori sistem, dan pengontrol grafis mengambilnya. Namun, dalam kasus transfer data dalam jumlah besar, bandwidth memori sistem mungkin tidak cukup, di mana mode transfer Fast Writes telah diperkenalkan. Ini memungkinkan prosesor untuk mentransfer data secara langsung ke pengontrol grafis tanpa mengakses memori sistem, yang tentunya dapat meningkatkan kinerja subsistem grafis secara signifikan dan mengurangi sebagian beban dari subsistem memori utama PC. Namun, mode ini tidak didukung oleh semua logika sistem, status register status masing-masing chipset melarang penggunaannya pada level terendah. Jadi, mode tulis saat ini diimplementasikan di beberapa chipset dari Intel (seri i820, i840, i850 dan i845x) dan VIA (Apollo 133A, KX133, KT133 dan selanjutnya). Logika sistem i440xX, i810, i815, AMD-750, AMD-760 dan AMD-760MPx dari pabrikan ini tidak mendukung mode ini.

Mode AGP 2X memungkinkan Anda untuk mengaktifkan/menonaktifkan (Aktifkan/Nonaktifkan) protokol transfer data ganda melalui antarmuka AGP. Seperti yang telah disebutkan, transfer data dalam spesifikasi AGP 1X dilakukan di tepi sinyal clock menggunakan strobo 66MHz, memberikan throughput puncak 264MBps. Mengaktifkan Mode AGP 2X menggandakan throughput dengan mentransmisikan data di tepi dan tepi sinyal clock hingga "plafon" teoretis 528MBps. Pada saat yang sama, jelas bahwa spesifikasi AGP2X harus didukung oleh logika dasar dan pengontrol grafis. Menonaktifkan mode ini disarankan jika sistem tidak stabil atau overclocking direncanakan (tidak diperhitungkan untuk logika dasar dengan antarmuka AGP asinkron misalnya, seri i850 dan i845x).

Ukuran Memori Bukaan AGP

Keuntungan hipotetis dari antarmuka AGP dibandingkan PCI, terlepas dari skema waktu, adalah memungkinkan penggunaan RAM sistem sebagai bagian dari arsitektur terpadu (Arsitektur Memori Terpadu UMA) untuk penyimpanan data, menggunakan mode DiME yang disebutkan sebelumnya. Adaptor grafis dapat mengakses dan memanipulasi data secara langsung di memori sistem, melewati memori lokalnya sendiri. Fitur ini membutuhkan jumlah RAM sistem yang terdefinisi dengan baik untuk digunakan untuk operasi grafis. Ketika jumlah memori video lokal dari pengontrol grafis meningkat, fitur pemesanan bagian dari memori sistem ini, tentu saja, kehilangan relevansinya, akibatnya ada beberapa rekomendasi untuk menggunakan jumlah area yang dialokasikan. memori utama.

Secara umum, apertur adalah bagian dari rentang ruang alamat RAM sistem yang dicadangkan untuk memori grafis. Bingkai terdepan yang termasuk dalam rentang apertur ini diteruskan ke antarmuka AGP tanpa memerlukan terjemahan. Ukuran apertur AGP didefinisikan sebagai memori AGP maksimum yang digunakan dua kali (x2) ditambah 12MB yang berarti bahwa memori AGP yang digunakan kurang dari setengah ukuran apertur AGP. Ini karena sistem memerlukan memori AGP yang tidak di-cache, ditambah area memori yang sama untuk penulisan gabungan, dan tambahan 12 MB untuk pengalamatan virtual. Memori fisik dibebaskan sesuai kebutuhan hanya ketika API (lapisan perangkat lunak) membuat permintaan yang sesuai untuk membuat permukaan non-lokal (Buat Permukaan Non-lokal). Sistem operasi Windows 9x, misalnya, menggunakan Efek Air Terjun, saat permukaan pertama kali dibuat di memori lokal, dan jika sudah penuh, proses pembuatan permukaan ditransfer ke memori AGP, lalu ke memori sistem. Dengan demikian, penggunaan RAM dioptimalkan secara otomatis untuk setiap aplikasi yang tidak menggunakan AGP dan memori sistem kecuali benar-benar diperlukan.

Sangat sulit untuk secara jelas memberikan skema untuk menentukan ukuran apertur yang optimal. Namun, cadangan RAM sistem yang optimal dapat ditentukan dengan rumus berikut: total RAM sistem/(RAM video/2). Misalnya, untuk adaptor video dengan memori video 16MB di PC dengan RAM sistem 128MB, apertur AGP akan menjadi 128/(16/2)=16MB, dan untuk adaptor video dengan memori video 64MB di PC dengan RAM sistem 256MB, 256/(64/2)=8MB. Keputusan ini adalah semacam perkiraan - bagaimanapun juga, sangat disarankan untuk mengalokasikan setidaknya 16MB untuk apertur. Juga harus diingat bahwa ukuran apertur (menurut skema 2 N , atau pilihan antara 32/64 MB) tidak secara langsung sesuai dengan kinerja yang dihasilkan, jadi meningkatkannya ke proporsi yang sangat besar tidak akan meningkatkan kinerja. Saat ini, dengan RAM sistem rata-rata 128256 MB, dianggap sebagai aturan praktis untuk memiliki ukuran apertur AGP dari 64MB hingga 128MB. Tidak ada penurunan kinerja di luar "penghalang" 128MB, tetapi yang terbaik adalah tetap menggunakan "standar" 64128 MB sehingga ukuran tabel GART tidak terlalu besar.

Rekomendasi "langsung" lainnya, yang lebih merupakan hasil dari berbagai eksperimen praktis, dapat berupa alokasi setengah jumlah RAM sistem untuk Ukuran Memori Bukaan AGP, dengan mempertimbangkan kemampuan BIOS: 8/16/32/64/ 128/256 MB (skema dengan langkah 2 N) atau pilihan antara 32/64 MB. Namun, dalam sistem dengan RAM kecil (hingga 64MB) dan besar (dari 256 atau lebih), aturan ini tidak selalu berfungsi (efisiensi terpengaruh), selain itu, seperti yang disebutkan sebelumnya, Anda juga perlu memperhitungkan jumlah lokal RAM dari kartu video itu sendiri. Oleh karena itu, rekomendasi dalam konteks ini dapat disajikan dalam bentuk tabel berikut dengan mempertimbangkan kemampuan BIOS:

Ketergantungan ukuran aperture pada jumlah RAM sistem

Spread Spectrum Termodulasi

Clock Synthesizer/Driver adalah sumber riak yang nilai batasnya membentuk interferensi elektromagnetik (EMI ElectroMagnetic Interference) radiasi elektromagnetik frekuensi tinggi (interferensi) yang menembus media propagasi (transmisi), terutama karena penggunaan frekuensi tinggi untuk pembawa dan modulasi. Efek EMI didasarkan pada penambahan dua frekuensi atau lebih, akibatnya spektrum sinyal menjadi kompleks. Modulasi spektral dari pulsa jam (SSM, dengan kata lain SSC Spread Spectrum Clock) memungkinkan Anda untuk mendistribusikan secara merata nilai yang dapat diabaikan dari latar belakang umum radiasi elektromagnetik yang berasal dari komponen sistem yang berfungsi ke seluruh spektrum frekuensi pulsa jam . Dengan kata lain, SSM memungkinkan Anda untuk "menyembunyikan" interferensi frekuensi tinggi dengan latar belakang sinyal yang berguna dengan memasukkan sinyal tambahan lain ke dalam spektrumnya, yang beroperasi dalam rentang frekuensi beberapa puluh kilohertz (proses semacam ini disebut modulasi) .

Mekanisme SSM dimaksudkan untuk mengurangi interferensi harmonik dari jenis frekuensi bus yang lebih tinggi. Teori sinyal mengatakan bahwa pada frekuensi tertentu dalam garis sinyal, bentuk gelombang apa pun menghasilkan jenis osilasi harmonik yang lebih tinggi, yang, terakumulasi kemudian, dapat mengganggu sinyal utama. Salah satu cara untuk mengatasi masalah ini adalah dengan mempengaruhi sinyal utama frekuensi tertentu dari osilasi modulasi jauh lebih rendah, yang merupakan hasil variasi ±1% dari nilai nominal master. Biasanya, implementasi SSM direduksi menjadi menggunakan dua nilai yang berbeda, frekuensi nominal yang menjadi referensi, atau menyetel frekuensi dasar sebagai maksimum (modulasi profil rendah) lebih sering ke referensi. Sebenarnya, ada banyak alasan dan metode.

Hal ini didasarkan pada fakta bahwa dengan meningkatnya frekuensi operasi, komponen elektronik memancarkan interferensi elektromagnetik, yang pada gilirannya dapat menyebabkan interferensi sinyal dari perangkat lain. Karena perangkat apa pun yang melebihi batas toleransi sinyal pihak ke-3 tidak disertifikasi Komite Komunikasi Federal FCC, penting untuk memahami cara menentukan level EMI. Pertama-tama, perangkat yang diuji dimasukkan ke mode radio dan rentang frekuensi penerimaan dalam spektrum luas ditentukan dengan pengukuran gangguan pada sinyal video dan audio. Sensitivitas bandwidth DUT ditentukan dalam urutan 1MHz. Jika frekuensi operasi utama dimodulasi, memperluas bandwidth lebih dari 45 MHz biasa, spektrum interferensi elektromagnetik berubah: alih-alih puncak tajam yang tajam (bentuk umum dari EMI yang tidak dimodulasi), yang disebut "lonceng Gaussian" muncul (bentuk gelombang yang dibatasi atas oleh kurva yang dijelaskan oleh distribusi Gaussian), akibatnya amplitudo sinyal yang dihasilkan menjadi lebih kecil secara signifikan (1/31/4 dari amplitudo frekuensi pembawa yang tidak termodulasi, sinyal pembawa). Namun, meskipun demikian, energinya tetap konstan. Karena lebar pulsa menjadi lebih besar, dan hukum kekekalan energi harus dipenuhi, amplitudo sinyal ini akan lebih kecil.

Pengaktifan modulasi spektrum dapat mengurangi EMI yang disebabkan oleh akumulasi komponen yang berjarak dekat yang beroperasi pada frekuensi tinggi dan meningkatkan stabilitas operasi. Dalam kasus di mana kondisi abnormal ("overclocking") digunakan, menyalakan SSM dapat menyebabkan ketidakstabilan sistem karena fakta bahwa dengan nilai pengali yang besar saat ini diterapkan, modulasi ±0,5% dapat menyebabkan perbedaan sebanyak, katakanlah, 10MHz untuk satu siklus modulasi. Dengan kata lain, jika prosesor beroperasi pada frekuensi maksimum, peningkatannya sebesar 10MHz lagi dapat berakibat fatal, oleh karena itu, saat sistem beroperasi dalam kondisi operasi yang tidak normal (Overclocking), SSM sangat tidak disarankan untuk digunakan (Nonaktifkan).

Deteksi otomatis DIMM/PCI Clk

Selama pengoperasian normal sistem, sinyal clock dari driver ditransmisikan melalui semua slot ekspansi memori dan antarmuka PCI. Setiap slot individu dan pinnya memiliki induktansi, impedansi, dan kapasitansi masing-masing, menghasilkan pelemahan dan pelemahan sinyal clock. Selain itu, sinyal pihak ketiga adalah sumber EMF (Electric Motion Force, EMF) dan EMI. Parameter ini membantu mendeteksi dan mengonfigurasi frekuensi pengoperasian modul memori dan adaptor antarmuka PCI secara otomatis. Pencantumannya (Aktifkan) memungkinkan Anda mengurangi efek interferensi elektromagnetik pada komponen yang dipasang di sistem, yang, pada gilirannya, meningkatkan stabilitas keseluruhan sistem secara keseluruhan.

Ringkasan

Jadi, satu hal yang jelas: sistem unik berkecepatan tinggi dan sangat andal dapat diperoleh hanya dengan menggunakan memori berkualitas tinggi. Artinya saat ini memori modern, misalnya SDRAM, harus benar-benar memenuhi semua persyaratan teknis yang diajukan, setidaknya dalam kerangka spesifikasi PC100. Dengan membeli memori yang memenuhi persyaratan PC133, Anda mendapatkan jaminan tambahan bahwa parameter yang dijelaskan sebelumnya dapat disetel dengan aman ke minimum (maksimum) yang disarankan dan mendapatkan sistem tercepat dan sekaligus andal. Tingkat "kemampuan overclocking" dan toleransi kesalahan ditentukan oleh setiap modul memori, serta oleh papan sistem (motherboard) dengan caranya sendiri. Itu sebabnya hampir tidak mungkin untuk memberikan rekomendasi yang jelas mengenai parameter yang akan ditetapkan. Namun, di sisi lain, ada skema konfigurasi yang sudah jadi, dengan mengikutinya, setelah menghabiskan beberapa waktu, Anda dapat membuat sistem Anda sendiri yang memberikan kinerja maksimum dan pengoperasian yang terjamin. Pertanyaan tentang bagaimana modul memori akan berperilaku, dan sistem secara keseluruhan, dengan pengaturan yang diatur di BIOS, hanya dapat dijawab dengan tegas oleh OS tertentu dan paket pengujian khusus yang mampu memuat subsistem memori dengan cukup berat, hati-hati periksa dan tunjukkan kemungkinan kegagalan atau kesalahan. Dengan kata lain, hanya pengetahuan dan pemahaman tentang semua parameter yang dijelaskan sebelumnya, serta kesabaran dan waktu, yang akan memungkinkan Anda mencapai hasil yang diinginkan dalam mencapai tujuan yang disayangi oleh setiap pengguna PC: merakit sistem tercepat dan paling toleran terhadap kesalahan ideal rasio "kualitas / kinerja".

www.jedec.org

BIOS berisi banyak pengaturan yang memengaruhi inisialisasi dan pengoperasian lebih lanjut dari hampir semua perangkat yang terpasang di komputer atau terhubung ke portanya. Oleh karena itu, tidak mengherankan bahwa RAM juga memiliki opsi yang dapat dikontrol dari BIOS. Secara khusus, di BIOS, Anda dapat mengonfigurasi frekuensi operasi memori, pengaturan waktu (urutan) penundaan saat beralih dari satu mode ke mode lainnya, dan terkadang voltase modul. Parameter inilah yang sering menjadi objek perhatian para overclocker - pengguna yang berusaha meningkatkan performa komputernya, dan dalam hal ini performa RAM.

Jika komputer Anda tiba-tiba macet, restart, atau sistem operasi terus-menerus memberikan pesan kesalahan saat membaca data, ini mungkin menunjukkan bahwa RAM bekerja pada batasnya. Penyebab kegagalan dapat berupa suhu chip memori yang terlalu tinggi, atau pengaturan waktu yang terlalu rendah atau frekuensi yang terlalu tinggi.

Hal pertama yang harus dilakukan dalam hal ini adalah mencoba mengatur pengaturan waktu memori atau, jika ini tidak berhasil, alihkan memori ke mode otomatis atau default. Ini dapat dilakukan di BIOS.

Pertama, Anda harus masuk ke BIOS. Hanya ada satu saat hal ini dapat dilakukan - 2-3 detik setelah komputer dihidupkan atau dihidupkan ulang. Tetapi ada beberapa cara untuk melakukan ini, tergantung pada pabrikan BIOS. Dalam kasus AwardBIOS dan PhoenixBIOS, Anda perlu menekan tombol Hapus, untuk AMIBIOS, tekan tombol F2.

CATATAN! Jika berbicara tentang laptop atau netbook, masih banyak lagi cara untuk masuk ke BIOS, karena ada berbagai produsen BIOS untuk laptop dan cara masuknya bisa lebih canggih.

Bahkan jika Anda tidak tahu BIOS mana yang digunakan pada motherboard Anda, Anda dapat membaca pesan tentang tombol mana yang harus ditekan untuk masuk ke dalamnya segera setelah komputer dihidupkan atau dihidupkan ulang. Pesan ini biasanya muncul di bagian bawah layar, meskipun mungkin muncul di tempat lain, seperti setelah pesan informasi tertentu.

Ada juga cara yang cukup sederhana dan mudah untuk masuk ke BIGS tanpa memikirkan tombol mana yang harus ditekan. Cukup segera setelah menyalakan atau me-restart komputer untuk menekan dua atau bahkan tiga tombol sekaligus - F2, Hapus dan F10: dengan tingkat kemungkinan yang tinggi, beberapa akan berhasil.

Jadi, kami masuk ke BIOS. Penampilannya tidak hanya bergantung pada pabrikan, tetapi juga pada tanggal rilis motherboard. Baru-baru ini, membuat shell BIOS grafis yang dapat dikontrol dengan mouse menjadi sangat populer. Akibatnya, BIOS yang sama dapat terlihat sangat berbeda. Lebih memperumit situasi adalah kenyataan bahwa banyak produsen motherboard menambahkan alat overclocking milik mereka, yang mengarah pada munculnya item tambahan atau seluruh bagian di BIOS.

Sayangnya, tidak mungkin untuk mengatakan dengan tegas ke bagian mana Anda harus pergi untuk menemukan parameter yang diinginkan, karena ada banyak opsi implementasi BIOS. Namun, Anda dapat fokus pada frasa tertentu. Jika diperlukan, grup dapat memiliki nama berikut:

• canggih;
• Pengaturan Chipset;
• Fitur Chipset Canggih;
• konfigurasi memori;
• konfigurasi DRAM;
• Fitur Overclocking;
• Tweak Cerdas MB.

diri pilihan bisa disebut seperti ini:

• CAS# Waktu Latensi;
• Penundaan RAS# ke CAS#;
• RAS# Pengisian awal;
• RAS# Aktifkan untuk Mengisi Ulang;
• waktu memori;
• Waktu Memori 1T/2T;
• Tegangan Memori;
• Kontrol Tegangan Lebih DDR2;
• Tegangan DIMM;
• Tegangan DRAM;
• VDIMM.

Enam parameter pertama bertanggung jawab untuk mengatur pengaturan waktu. Prinsip mengubah sebagian besar parameter ini cukup sederhana: semakin kecil nilainya, semakin cepat RAM. Dalam kasus kami, untuk membuat pengoperasian RAM lebih stabil, sebaliknya, nilai parameter harus ditingkatkan. Sayangnya, tidak mungkin untuk mengatakan dengan pasti kenaikan nilai mana yang akan memberikan efek 100%. Oleh karena itu, mengubah parameter berikutnya, perlu memuat sistem operasi dan mengontrol perubahan suhu: jika komputer bekerja dengan stabil, tujuannya tercapai.

Bagaimana RAM dikonfigurasi di BIOS?

Tanggapan Guru:

BIOS sebagian besar perusahaan berisi program penyiapan khusus. Dengan bantuannya Anda dapat dengan mudah mengubah konfigurasi sistem, serta menyesuaikan mode operasi RAM komputer. Semua informasi yang diperlukan untuk ini direkam di area terpisah yang disebut memori non-volatile, yang terletak langsung di motherboard. Ini juga disebut CMOS.

Untuk mengubah pengaturan RAM menggunakan BIOS, Anda perlu mengatur nilai tertentu di program Pengaturan BIOS. Paling sering, menggunakan mode RAM default adalah kunci untuk operasi yang stabil dari seluruh OS. Namun, terkadang, hal itu tidak mungkin dilakukan tanpa mengubah kecepatan sistem. Selain itu, pengaturan RAM di BIOS Setup tidak mempengaruhi stabilitas seluruh komputer.

Sebelum Anda mulai mengatur RAM, Anda harus masuk ke BIOS. Untuk melakukan ini, cukup tekan tombol Hapus selama boot OS. Terkadang, tergantung pada model komputer Anda, Anda juga dapat masuk ke BIOS menggunakan tombol F2 atau CTRL-ALT-ESC.

Semua parameter yang diperlukan untuk mengonfigurasi pengoperasian RAM terdapat di item menu Advanced Chipset Setup. Anda harus masuk ke dalamnya dan sudah mengkonfigurasi parameter dasar RAM.

Untuk mempercepat RAM Anda, Anda harus terlebih dahulu mengetahui apa arti setiap parameter BIOS. Jadi, Konfigurasi Otomatis berarti penginstalan otomatis semua parameter RAM yang diperlukan yang direkomendasikan untuk digunakan, termasuk. jika eksperimen penyiapan Anda gagal. Agar Anda dapat memperbaiki pekerjaan RAM (begitulah RAM dipanggil dengan cara lain), Anda harus menonaktifkan opsi untuk menginstal konfigurasi secara otomatis. Parameter Waktu Baca DRAM menunjukkan jumlah siklus yang dihabiskan sistem dalam proses mengakses RAM. Ingat, semakin rendah indikator ini, semakin tinggi kinerja sistem itu sendiri. Parameter CAS Delay agak mirip dengan parameter sebelumnya. Mengurangi indikator ini juga mengarah pada peningkatan kinerja seluruh sistem.

Saat mengatur parameter RAM di BIOS, Anda harus sangat berhati-hati, karena pengurangan siklus dan penundaan yang terlalu banyak dapat menyebabkan fakta bahwa seluruh sistem akan bekerja tidak stabil. Penting untuk menentukan parameter yang dapat menciptakan margin tertentu untuk kecepatan kerja.

Terakhir, setelah Anda mengatur pengaturan yang Anda butuhkan, jangan lupa untuk menyimpan semua perubahan di BIOS Setup. Kemudian reboot sistem.

Mari kita coba konfigurasikan jembatan utara chipset, yang memastikan pengoperasian komponen sistem berkecepatan tinggi: prosesor, memori cache, RAM, dan sistem video. Biasanya opsi ini dikumpulkan di bagian Fitur Chipset Lanjutan, dan di versi BIOS dengan bilah menu horizontal - di menu Lanjutan atau serupa.

Pada beberapa motherboard Gigabyte beberapa pengaturan chipset disembunyikan, dan untuk mengaksesnya Anda harus menekan tombol Ctrl + Fl setelah masuk ke Pengaturan BIOS.

RAM adalah salah satu komponen terpenting sistem yang berdampak signifikan pada kecepatan dan stabilitas komputer. Modul memori beroperasi sesuai dengan algoritme yang rumit dan memerlukan pengaturan frekuensi pengoperasian yang benar dan berbagai interval waktu. Untuk mode sistem normal (bukan overclock), tidak perlu menyesuaikan memori secara manual, karena dalam modul memori modern semua parameter yang diperlukan diatur secara otomatis. Dengan pengaturan BIOS, Anda dapat mematikan penyetelan otomatis dan mengatur semua parameter secara manual. Dalam hal ini, Anda dapat meningkatkan kinerja sistem, namun Anda harus bertanggung jawab penuh atas stabilitas operasinya.

Sebagian besar komputer menggunakan memori SDRAM, DDR, atau DDR2/3. Memori standar EDO dan FPM yang dibuat dalam bentuk modul SIMM sudah usang dan tidak akan menyumbat otak kita dengannya.

Pengaturan BIOS, RAM, pengaturan waktu RAM.

RAM beroperasi pada sinyal kontrol dari pengontrol memori, yang terletak di jembatan utara chipset (Intel) atau langsung di prosesor (Athlon 64/FX/X2 dan Phenom). Untuk mengakses sel memori tertentu, pengontrol menghasilkan urutan sinyal dengan beberapa penundaan di antaranya. Penundaan diperlukan agar modul memori memiliki waktu untuk menjalankan perintah saat ini dan mempersiapkan perintah berikutnya. Penundaan ini disebut pengaturan waktu dan biasanya diukur dalam siklus bus memori.

Jika waktunya terlalu tinggi, maka chip memori akan melakukan semua tindakan yang diperlukan dan akan menganggur untuk beberapa waktu, menunggu perintah selanjutnya. Dalam hal ini, memori lebih lambat, tetapi lebih stabil. Jika pengaturan waktunya terlalu kecil, modul memori tidak akan dapat menjalankan tugasnya dengan benar, mengakibatkan crash pada program atau seluruh sistem operasi. Terkadang, dengan pengaturan waktu seperti itu, komputer mungkin tidak bisa boot sama sekali, maka Anda harus mengatur ulang menggunakan jumper pada board sistem.

Setiap modul memori memiliki pengaturan waktunya sendiri, di mana pabrikan menjamin pengoperasian memori yang cepat dan stabil. Nilai-nilai ini dicatat dalam chip khusus yang disebut SPD (Serial Presence Detect). Menggunakan informasi SPD, BIOS dapat secara otomatis mengonfigurasi modul memori apa pun yang didukung oleh chipset motherboard.

Sebagian besar versi BIOS memungkinkan Anda menonaktifkan penggunaan SPD dan mengkonfigurasi memori secara manual. Anda dapat mencoba menurunkan pengaturan waktu untuk mempercepat memori, tetapi setelah itu Anda harus menguji sistem dengan hati-hati.

Untuk modul memori SDRAM dan DDR modern, ada empat pengaturan waktu utama dan satu parameter operasi pengontrol memori. Untuk memahami esensinya, mari pertimbangkan secara singkat pengoperasian pengontrol memori.

1. Siklus akses ke sel memori tertentu dimulai dengan pengontrol menyetel sinyal sampel RAS # (Row Address Strobe) rendah dan menyetel alamat baris pada baris alamat. Setelah menerima perintah ini, modul memori memulai proses membuka jalur yang alamatnya ditransfer melalui jalur alamat.

2. Setelah periode waktu tertentu yang diperlukan untuk membuka baris yang dipilih, pengontrol memori menyetel sinyal sampel CAS# (Column Address Strobe) rendah. Baris alamat sudah memiliki alamat kolom yang akan dibuka.

3. Beberapa saat setelah sinyal CAS# diberikan, modul memori akan mulai mengirimkan data yang diminta.

4. Untuk menutup saluran, pengontrol memori menonaktifkan sinyal RAS# dan CAS# dengan mengatur pin yang sesuai tinggi. Setelah itu, baris tertutup mulai diisi ulang, tetapi pengiriman paket data dapat diselesaikan.

5. Jika Anda perlu membaca data dari baris lain, sinyal pengambilan baris baru (RAS#) hanya dapat diberikan beberapa saat setelah penutupan baris sebelumnya, yang diperlukan untuk mengisi ulang baris yang sedang ditutup.

Sesuai dengan deskripsi yang disederhanakan di atas, pengaturan waktu berikut ini dibedakan (dalam urutan kepentingannya):

□ tCL, atau Latensi CAS# - penundaan antara pensinyalan sinyal pengambilan kolom CAS# dan dimulainya transmisi data, yaitu, antara tahap 2 dan 3;

□ penundaan tRCD, atau RAS# ke CAS# - penundaan antara sinyal pengambilan baris RAS# dan sinyal pengambilan kolom CAS# (tahap 1 dan 2);

□ tRP, atau RAS# Precharge - penundaan untuk mengisi ulang satu baris setelah ditutup (tahap 4 dan 5);

□ tRAS, atau Active to Precharge Delay - waktu minimum antara perintah untuk membuka dan menutup baris (tahap 1-4);

□ CR, atau Kecepatan Perintah - parameter tambahan yang menunjukkan jumlah siklus jam untuk mentransmisikan perintah dari pengontrol ke memori. Ini berdampak signifikan pada kinerja modul memori modern dan dapat mengambil nilai 1 atau 2 siklus.

Saat menentukan karakteristik modul memori, pengaturan waktu biasanya ditunjukkan sesuai dengan skema berikut: tCL-tRCD-tRP-tRAS-CR, misalnya modul memori Kingston, 1GB DDR2 PC2-5300 memiliki pengaturan waktu dalam mode normal 4- 4-4-12-1T. Parameter Command Rate (CR) mungkin tidak ditentukan, dalam hal ini pengaturan waktu akan direkam sebagai urutan empat angka (4-4-4-12). Jika kita menghitung jumlah pulsa generator jam antara tahap utama operasi pengontrol, kita bisa mendapatkan skema pengaturan waktu 2-3-3-7, yang khas untuk memori DDR.

Sebagai referensi:

Saat menganalisis pengaturan waktu memori DDR dan DDR2, orang mungkin berpikir bahwa memori DDR2 lebih lambat daripada DDR. Namun, tidak demikian, karena DDR2 beroperasi pada frekuensi dua kali lipat, dan pengaturan waktu diukur dalam siklus jam. Misalnya, dua siklus clock pada 200 MHz mengambil jumlah waktu yang sama dalam nanodetik dengan empat siklus clock pada 400 MHz. Oleh karena itu, memori DDR2 dengan pengaturan waktu 4-4-4-12 akan bekerja dengan penundaan yang kira-kira sama dengan memori 2-2-2-6. Kesimpulan serupa dapat ditarik dengan membandingkan pengaturan waktu memori DDR2 dan DDR3.

Jumlah opsi yang tersedia untuk mengonfigurasi RAM dapat sangat bervariasi untuk model motherboard yang berbeda, bahkan yang dibuat dengan chipset yang sama. Atas dasar ini, motherboard dapat dibagi menjadi tiga kategori.

□ Papan kustomisasi minimal. Situasi ini tipikal untuk papan murah yang dirancang untuk komputer tingkat pemula. Biasanya, ada kemungkinan untuk mengatur frekuensi memori dan, mungkin, satu atau dua pengaturan waktu. Board semacam itu memiliki kemampuan overclocking yang terbatas.

□ Papan dengan kemampuan untuk mengonfigurasi parameter dasar. Dimungkinkan untuk menyesuaikan frekuensi pengoperasian dan pengaturan waktu utama, yang tercantum di atas. Kumpulan parameter ini tipikal untuk sebagian besar papan dan memungkinkan Anda melakukan overclock sistem. Pengaturan memori dapat dikumpulkan di bagian terpisah atau terletak langsung di bagian tersebutFitur Chipset Canggih. Beberapa papan memiliki bagian khusus untuk pengoptimalan dan overclocking, dan pengaturan memori mungkin ada di dalamnya.

□ Papan dengan fitur lanjutan. Algoritma operasi pengontrol memori diberikan di atas dalam bentuk yang sangat disederhanakan, tetapi sebenarnya pengontrol memori berinteraksi dengan modul memori menurut algoritme yang sangat kompleks, menggunakan, selain yang di atas, banyak pengaturan waktu tambahan. Kadang-kadang Anda dapat menemukan motherboard dengan serangkaian parameter yang diperluas, yang memungkinkan Anda melakukan pengoptimalan memori yang lebih baik dan melakukan overclock secara efisien.

Pengaturan Waktu DRAM Dapat Dipilih, Mode Pengaturan Waktu

Ini adalah parameter utama untuk mengatur RAM, yang dipilih mode manual atau otomatis.

Nilai yang mungkin:

1. Dengan SPD (Otomatis) - parameter modul memori diatur secara otomatis menggunakan data dari chip SPD; ini adalah nilai default dan tidak boleh diubah kecuali benar-benar diperlukan;

2. Manual - parameter modul memori diatur secara manual. Jika Anda memilih nilai ini, Anda dapat mengubah pengaturan frekuensi pengoperasian dan pengaturan waktu memori. Penyetelan RAM secara manual memungkinkan Anda mempercepat pekerjaannya, tetapi pada saat yang sama mungkin ada kegagalan dalam sistem.

Konfigurasikan DRAM Timing oleh SPD, Memory Timing oleh SPD

Arti dari parameter ini sangat mirip dengan DRAM Timing yang dibahas di atas.

Dapat dipilih dan nilai yang mungkin adalah:

1. Diaktifkan (Aktif) - Parameter RAM disetel secara otomatis menurut data SPD;

2. Dinonaktifkan (Mati) - RAM dikonfigurasi secara manual.

Frekuensi Memori, Frekuensi DRAM, Nilai Indeks Memclock, Max Memclock

Parameter menampilkan atau mengatur frekuensi RAM. Frekuensi ini diatur secara otomatis dalam banyak kasus menurut informasi dari SPD. Dengan menyetel secara manual, Anda dapat mempercepat memori, tetapi tidak setiap modul akan bekerja dengan stabil.

Nilai yang mungkin:

1. Otomatis - Frekuensi RAM diatur secara otomatis sesuai dengan data SPD (secara default);

2. 100.120.133 (PC100, PC133) - nilai yang mungkin untuk memori SDRAM;

3. 200, 266, 333, 400, 533 (DDR266, DDR333, DDR400, DDR533) - kemungkinan nilai untuk memori DDR;

4. DDR2-400,DDR2-566, DDR2-667, DDR2-800, DDR2-889, DDR2-1067 - nilai untuk memori DDR2.

Bergantung pada chipset yang digunakan, daftar nilai yang tersedia mungkin berbeda dari yang diberikan, ini hanya akan mencantumkan frekuensi yang didukung oleh papan.

Di beberapa board, parameter ini bersifat read-only, dan untuk mengubah frekuensi memori, gunakan parameter FSB / Memory Ratio yang dibahas di bawah ini. Untuk motherboard ASRock, Opsi Fleksibilitas harus dinonaktifkan untuk mengonfigurasi memori secara manual.

FSB/Rasio Memori, Pengganda Memori Sistem

Parameter menentukan rasio (pengganda) antara frekuensi FSB dan frekuensi memori. Parameter ini dapat digunakan sebagai pengganti parameter Frekuensi Memori yang dibahas di atas untuk mengatur frekuensi RAM.

Nilai yang mungkin:

1. Otomatis - rasio antara FSB dan frekuensi memori disesuaikan secara otomatis menurut data SPD;

2. 1:1; 1:1, 2; 1:1,5; 1:1, 66; 1:2, 3:2; 5:4 - memilih salah satu dari nilai ini akan memungkinkan Anda mengatur rasio antara FSB dan frekuensi memori secara manual. Untuk menghitung frekuensi memori, perlu diperhatikan bahwa frekuensi FSB dapat diindikasikan dengan memperhitungkan perkalian empat kali lipat (nilai efektif), dan frekuensi DDR - dengan memperhitungkan dua kali lipat. Misalnya, dengan frekuensi FSB efektif 1066 MHz dan pengali 1:1,5, frekuensi memori yang dihasilkan akan menjadi (1066:4) x 1,5 x 2 - 800 MHz. Bergantung pada model papan, rangkaian rasio mungkin sedikit berbeda dari yang di atas;

3.2.00; 2,50; 2, 66; 3,00; 3, 33; 4.00 - dengan adanya rangkaian seperti itu, frekuensi memori dihitung dengan mengalikan frekuensi FSB aktual dengan koefisien yang dipilih;

4. Mode Sinkronisasi - memori bekerja serempak dengan frekuensi FSB.

CAS# Latensi, tCL, DRAM CAS# Latensi

Parameter ini mengatur penundaan antara sinyal pengambilan kolom CAS# dan dimulainya transmisi data. Penundaan ini diperlukan agar modul memori dapat menghasilkan konten lokasi memori yang diminta untuk transmisi. Menyetel nilai CAS# Latensi rendah secara manual akan meningkatkan kecepatan modul, yaitu melakukan overclock.

Nilai yang mungkin:

1. 1, 5; 2; 2, 5; 3 - untuk memori DDR. Nilai yang lebih kecil sesuai dengan operasi memori yang lebih cepat, tetapi tidak semua modul dapat bekerja dengan nilai seperti itu;

2. 3; 4; 5; 6 - untuk memori DDR2. Seperti halnya DDR, akselerasi memori dicapai dengan mengurangi nilai tCL.

Dalam beberapa versi BIOS, satuan ukuran ditambahkan ke nilai numerik pengaturan waktu, misalnya, 5T (5 Jam DRAM).

tRCD, penundaan RAS# ke CAS#, penundaan DRAM RAS-ke-CAS

Parameter ini mengubah waktu tunda antara sinyal pengambilan baris RAS# dan sinyal pengambilan kolom CAS#. Penundaan ini diperlukan agar modul memori memiliki waktu untuk menentukan dan mengaktifkan saluran yang diperlukan. Semakin kecil nilai tRCD, semakin cepat akses ke sel, namun, seperti dalam kasus Latensi CAS, nilai yang terlalu rendah dapat menyebabkan ketidakstabilan memori.

Nilai yang mungkin adalah dari 1 hingga 7 siklus. Mereka menentukan waktu tunda antara sinyal CAS# dan RAS#. Semakin kecil nilai tRCD, semakin cepat akses ke sel, namun, seperti dalam kasus Latensi CAS, nilai yang terlalu rendah dapat menyebabkan ketidakstabilan memori.
Pengaturan BIOS, tRP, DRAM RAS# Pra-pengisian, Pra-pengisian RAS, Pra-pengisian SDRAM RAS, Waktu Pra-pengisian Baris

Parameter menentukan waktu minimum yang diizinkan untuk mengisi ulang baris setelah ditutup. Dengan kata lain, ini menentukan jeda antara penutupan satu baris dan pembukaan baris lainnya dengan sinyal RAS# baru. Nilai yang lebih kecil dari pengaturan ini membuat memori bekerja lebih cepat, tetapi nilai yang terlalu rendah dapat menyebabkan memori menjadi tidak stabil.

Nilai yang mungkin adalah dari 1 hingga 7 siklus. Itu berarti waktu minimum dalam siklus untuk mengisi ulang string dan menghasilkan sinyal RAS baru.

tRAS, Aktif ke Precharge Delay, DRAM RAS# Aktifkan ke Precharge, Min RAS# Waktu Aktif

Parameter mengatur waktu minimum antara perintah aktivasi baris dan perintah tutup, yaitu waktu di mana baris dapat dibuka. Menyetel parameter ini terlalu tinggi sedikit mengurangi kinerja, karena membutuhkan waktu ekstra untuk menutup sel. Untuk meningkatkan performa, coba atur nilai minimum tRAS atau pilih secara eksperimental. Menurut informasi yang tersedia dari berbagai sumber, parameter tRAS tidak mempengaruhi kinerja memori secara keseluruhan secara signifikan, dan opsi terbaik bergantung pada jenis chipset.

Nilai yang mungkin adalah dari 3 hingga 18 siklus. Mereka menentukan waktu tunda yang diperlukan.

Laju Perintah DRAM, Pengaturan Waktu Memori IT/ 2T

Parameter mengatur penundaan saat mengirim perintah dari pengontrol ke memori. Nilai yang mungkin:

1. 2t (Perintah 2t) - nilai penundaan sama dengan dua siklus; biasanya diatur secara default dan sesuai dengan kecepatan yang lebih rendah, tetapi operasi memori yang lebih andal;

2. IT (IT Command) - mengatur penundaan satu siklus, terkadang ini memungkinkan Anda untuk meningkatkan kecepatan RAM. Kemungkinan operasi memori normal pada nilai ini sangat bergantung pada chipset dan modul memori dan terkadang memerlukan verifikasi eksperimental. Tidak disarankan untuk menyetel 1T saat memori bekerja dengan kecepatan clock tinggi atau saat menggunakan beberapa modul memori secara bersamaan.

Perintah 2T

Parameternya sangat mirip dengan DRAM Command Rate yang dibahas di atas, tetapi memiliki nilai berikut:

1. Penundaan perintah otomatis diatur menurut data SPD;

2. Diaktifkan - penundaan 2 siklus diatur;

3. Dinonaktifkan - penundaan diatur ke 1 siklus.
Pengaturan waktu memori tambahan

Seperti yang telah disebutkan, beberapa motherboard memiliki opsi lanjutan untuk pengaturan memori dan jumlah pengaturan waktu yang tersedia dapat mencapai selusin, dan terkadang dua lusin. Pengaturan waktu tambahan memiliki dampak yang lebih kecil pada kinerja daripada pengaturan waktu dasar yang dibahas di atas, sehingga dalam banyak kasus, pengaturan waktu tersebut harus dibiarkan default. Jika Anda punya waktu dan keinginan untuk bereksperimen, Anda dapat sedikit meningkatkan kinerja sistem memori dengan bantuan mereka.

Mari kita lihat sekilas arti dari pengaturan waktu tambahan.

□ tRRD (RAS to RAS Delay) - penundaan antara aktivasi baris bank yang berbeda.

□ tRC (Waktu Siklus Baris), Waktu Aktif Baris, Lebar Pulsa Mentah - durasi siklus baris memori. Siklus penuh terdiri dari waktu dari awal aktivasi baris hingga penutupannya (tRAS) dan penundaan pembentukan sinyal RAS# baru (tRP), yaitu tRC = tRAS + tRP.

□ tWR (Write Recovery Time) - penundaan antara penyelesaian operasi tulis dan dimulainya pra-pengisian.

□ tWTR (Write to Read Delay) - penundaan antara penyelesaian operasi tulis dan dimulainya operasi baca.

□ tRTP (Precharge Time) - interval antara perintah baca dan precharge.

□ tREF (Periode penyegaran) - frekuensi penyegaran memori. Dapat diatur dalam ticks atau microseconds.

□ tRFC (ROW Refresh Cycle Time) - Waktu minimum antara perintah refresh baris (Refresh) dan perintah wakeup atau perintah refresh lainnya. Dalam beberapa versi BIOS, pengaturan waktu ini dimungkinkan untuk setiap modul memori, dan parameternya akan dipanggil masing-masing Trfс 0/½/3 untuk DIMM 0/½/3.

Penting:

Tidak berhasil mengubah pengaturan waktu memori apa pun dapat menyebabkan pengoperasian komputer tidak stabil, oleh karena itu, pada kegagalan pertama, Anda harus mengatur pengaturan waktu default.
Interleave Bank

Parameter mengatur mode interleaving saat mengakses bank memori. Dalam mode ini, regenerasi satu bank dilakukan bersamaan dengan prosesor bekerja dengan bank lain. Modul memori 64 MB atau lebih biasanya memiliki empat bank, dan mengaktifkan pengaturan ini akan mempercepat memori.

Nilai yang mungkin:

1. Otomatis - mode pergantian dikonfigurasi secara otomatis;

2. 2 Way, 4 Way - salah satu dari nilai ini menetapkan mode interleaving dua atau empat bank; disarankan untuk menggunakan 4 Way karena memberikan kinerja tertinggi, 2 Way mungkin diperlukan jika hanya ada satu modul memori dual-bank dalam sistem;

3. Nonaktifkan - mode interleaving dinonaktifkan, yang akan mengurangi bandwidth memori.

Panjang Ledakan DRAM, Panjang Ledakan

Parameter mengatur ukuran paket data saat membaca dari RAM.

Nilai yang mungkin adalah 4, 8. Mereka menentukan panjang paket data. Pada 8, secara teoritis, kinerja memori yang lebih besar harus disediakan, tetapi praktik menunjukkan bahwa perbedaannya murah.

Karakteristik utama RAM (volume, frekuensi, milik salah satu generasi) dapat dilengkapi dengan parameter penting lainnya - pengaturan waktu. Apakah mereka? Bisakah mereka diubah di pengaturan BIOS? Bagaimana melakukannya dengan cara yang paling benar, dari sudut pandang pengoperasian komputer yang stabil?

Apa itu pengaturan waktu RAM?

Waktu RAM adalah interval waktu di mana perintah yang dikirim oleh pengontrol RAM dijalankan. Satuan ini diukur dalam jumlah siklus yang dilewati oleh bus komputasi saat sinyal sedang diproses. Inti dari pengaturan waktu lebih mudah dipahami jika Anda memahami desain chip RAM.

RAM komputer terdiri dari sejumlah besar sel yang saling berinteraksi. Masing-masing memiliki alamat bersyaratnya sendiri, di mana pengontrol RAM mengaksesnya. Koordinat sel biasanya ditentukan menggunakan dua parameter. Secara konvensional, mereka dapat direpresentasikan sebagai jumlah baris dan kolom (seperti dalam tabel). Pada gilirannya, grup alamat digabungkan untuk membuatnya "lebih nyaman" bagi pengontrol untuk menemukan sel tertentu di area data yang lebih besar (terkadang disebut "bank").

Dengan demikian, permintaan sumber daya memori dilakukan dalam dua tahap. Pertama, pengontrol mengirimkan permintaan ke "bank". Ia kemudian meminta nomor "baris" sel (dengan mengirimkan sinyal seperti RAS) dan menunggu tanggapan. Waktu tunggu adalah waktu RAM. Nama umumnya adalah RAS to CAS Delay. Tapi itu belum semuanya.

Pengontrol, untuk merujuk ke sel tertentu, juga memerlukan nomor "kolom" yang ditetapkan padanya: sinyal lain dikirim, seperti CAS. Waktu saat pengontrol menunggu respons juga merupakan waktu RAM. Ini disebut Latensi CAS. Dan itu belum semuanya. Beberapa profesional TI lebih suka menginterpretasikan fenomena CAS Latency dengan cara yang sedikit berbeda. Mereka percaya bahwa parameter ini menunjukkan berapa banyak siklus tunggal yang harus dilalui dalam proses pemrosesan sinyal bukan dari pengontrol, tetapi dari prosesor. Namun menurut para ahli, dalam kedua kasus tersebut pada prinsipnya kita membicarakan hal yang sama.

Pengontrol, sebagai aturan, bekerja dengan "garis" yang sama di mana sel berada, lebih dari sekali. Namun, sebelum memanggilnya lagi, sesi permintaan sebelumnya harus ditutup. Dan hanya setelah itu untuk melanjutkan pekerjaan. Interval waktu antara penyelesaian dan panggilan baru ke saluran juga merupakan waktu. Ini disebut RAS Precharge. Sudah yang ketiga berturut-turut. Itu saja? TIDAK.

Setelah bekerja dengan string, pengontrol harus, seperti yang kita ingat, menutup sesi permintaan sebelumnya. Interval waktu antara pengaktifan akses ke jalur dan penutupannya juga merupakan waktu RAM. Namanya Active to Precharge Delay. Pada dasarnya, itu saja.

Jadi, kami menghitung 4 pengaturan waktu. Karenanya, selalu ditulis dalam bentuk empat digit, misalnya 2-3-3-6. Selain itu, ada parameter umum lainnya yang menjadi ciri RAM komputer. Ini tentang nilai Command Rate. Ini menunjukkan berapa waktu minimum yang dihabiskan pengontrol untuk beralih dari satu perintah ke perintah lainnya. Artinya, jika nilai CAS Latency adalah 2, maka jeda waktu antara permintaan dari prosesor (pengontrol) dan respons modul memori adalah 4 siklus.

Pengaturan waktu: urutan penempatan

Apa urutan di mana masing-masing pengaturan waktu terletak di seri numerik ini? Hampir selalu (dan ini adalah semacam "standar" industri) adalah sebagai berikut: digit pertama adalah CAS Latency, yang kedua adalah RAS ke CAS Delay, yang ketiga adalah Precharge RAS dan yang keempat adalah Active to Precharge Delay. Seperti yang kami katakan di atas, parameter Command Rate terkadang digunakan, nilainya kelima berturut-turut. Tetapi jika untuk empat indikator sebelumnya penyebaran angka bisa sangat besar, maka untuk CR, sebagai aturan, hanya dua nilai yang memungkinkan - T1 atau T2. Yang pertama berarti waktu dari saat memori diaktifkan hingga siap untuk menanggapi permintaan harus 1 siklus. Menurut yang kedua - 2.

Apa yang dibicarakan oleh pengaturan waktu?

Seperti yang Anda ketahui, jumlah RAM adalah salah satu indikator kinerja utama modul ini. Semakin besar, semakin baik. Parameter penting lainnya adalah frekuensi RAM. Di sini juga, semuanya jelas. Semakin tinggi, semakin cepat RAM bekerja. Bagaimana dengan pengaturan waktu?

Bagi mereka, aturannya berbeda. Semakin kecil nilai masing-masing dari empat pengaturan waktu, semakin baik, semakin produktif memori tersebut. Dan semakin cepat, masing-masing, komputer bekerja. Jika dua modul dengan frekuensi yang sama memiliki timing RAM yang berbeda, maka kinerjanya juga akan berbeda. Seperti yang telah kami definisikan di atas, nilai yang kami butuhkan dinyatakan dalam siklus. Semakin sedikit, semakin cepat prosesor menerima respons dari modul RAM. Dan semakin cepat dia bisa "memanfaatkan" sumber daya seperti frekuensi RAM dan volumenya.

Timing "Pabrik" atau milik Anda sendiri?

Sebagian besar pengguna PC lebih suka menggunakan pengaturan waktu yang sudah disetel di konveyor (atau penyetelan otomatis disetel di opsi motherboard). Namun, banyak komputer modern memiliki kemampuan untuk mengatur parameter yang diinginkan secara manual. Artinya, jika diperlukan nilai yang lebih rendah, biasanya dapat diturunkan. Tetapi bagaimana cara mengubah pengaturan waktu RAM? Dan melakukannya sedemikian rupa sehingga sistem bekerja dengan stabil? Dan mungkin ada kasus di mana lebih baik memilih peningkatan nilai? Bagaimana cara mengatur timing RAM secara optimal? Sekarang kami akan mencoba menjawab pertanyaan-pertanyaan ini.

Menyiapkan pengaturan waktu

Pengaturan waktu pabrik ditulis di area khusus chip RAM. Namanya SPD. Menggunakan data darinya, sistem BIOS menyesuaikan RAM dengan konfigurasi motherboard. Di banyak versi BIOS modern, pengaturan waktu default dapat disesuaikan. Hampir selalu ini dilakukan secara terprogram - melalui antarmuka sistem. Mengubah nilai setidaknya satu pengaturan waktu tersedia di sebagian besar model motherboard. Ada, pada gilirannya, pabrikan yang mengizinkan penyesuaian modul RAM menggunakan jumlah parameter yang jauh lebih besar daripada keempat jenis yang disebutkan di atas.

Untuk masuk ke area pengaturan yang diinginkan di BIOS, Anda harus masuk ke sistem ini (tombol DEL segera setelah menyalakan komputer), pilih item menu Advanced Chipset Settings. Selanjutnya, di antara pengaturan, kami menemukan baris DRAM Timing Selectable (mungkin terdengar sedikit berbeda, tetapi serupa). Kami perhatikan di dalamnya bahwa pengaturan waktu (SPD) akan diatur secara manual (Manual).

Bagaimana cara mengetahui pengaturan waktu RAM default di BIOS? Untuk melakukan ini, kami menemukan di parameter pengaturan tetangga yang sesuai dengan CAS Latency, RAS to CAS, RAS Precharge dan Active To Precharge Delay. Pengaturan waktu tertentu, biasanya, bergantung pada jenis modul memori yang dipasang di PC.

Dengan memilih opsi yang sesuai, Anda dapat mengatur pengaturan waktu. Para ahli merekomendasikan untuk menurunkan angka secara bertahap. Anda harus, setelah memilih indikator yang diinginkan, mem-boot ulang dan menguji stabilitas sistem. Jika komputer tidak berfungsi, Anda perlu kembali ke BIOS dan mengatur nilainya beberapa tingkat lebih tinggi.

Pengoptimalan waktu

Jadi, pengaturan waktu RAM - apa nilai terbaik untuk diatur? Hampir selalu, angka optimal ditentukan selama percobaan praktis. Pengoperasian PC terhubung tidak hanya dengan kualitas fungsi modul RAM, dan tidak hanya dengan kecepatan pertukaran data antara mereka dan prosesor. Banyak karakteristik PC lainnya yang penting (hingga nuansa seperti sistem pendingin komputer). Oleh karena itu, keefektifan praktis dari perubahan pengaturan waktu bergantung pada lingkungan perangkat keras dan perangkat lunak tertentu tempat pengguna mengonfigurasi modul RAM.

Kami telah menyebutkan pola umumnya: semakin rendah pengaturan waktunya, semakin tinggi kecepatan PC. Tapi ini tentu saja skenario yang ideal. Pada gilirannya, pengaturan waktu dengan nilai yang dikurangi dapat berguna saat modul motherboard "di-overclock" - meningkatkan frekuensinya secara artifisial.

Faktanya adalah jika Anda memberikan akselerasi chip RAM dalam mode manual, menggunakan koefisien yang terlalu besar, komputer mungkin mulai bekerja dengan tidak stabil. Sangat mungkin bahwa pengaturan waktu akan diatur secara tidak benar sehingga PC tidak dapat melakukan booting sama sekali. Kemudian, kemungkinan besar, Anda harus "mengatur ulang" pengaturan BIOS menggunakan metode perangkat keras (dengan kemungkinan besar menghubungi pusat layanan).

Pada gilirannya, nilai pengaturan waktu yang lebih tinggi dapat, dengan sedikit memperlambat PC (tetapi tidak terlalu banyak sehingga kecepatan operasi dibawa ke mode yang mendahului "overclocking"), memberikan stabilitas sistem.

Beberapa ahli IT telah menghitung bahwa modul RAM dengan CL 3 memberikan latensi sekitar 40% lebih sedikit dalam pertukaran sinyal yang sesuai dibandingkan dengan CL 5. Tentu saja, asalkan frekuensi clock di kedua sisi lainnya sama.

Pengaturan waktu tambahan

Seperti yang telah kami katakan, di beberapa model motherboard modern ada peluang untuk menyetel RAM dengan sangat baik. Ini, tentu saja, bukan tentang cara menambah RAM - parameter ini, tentu saja, adalah parameter pabrik, dan tidak dapat diubah. Namun, pengaturan RAM yang ditawarkan oleh beberapa produsen memiliki fitur yang sangat menarik, yang dapat digunakan untuk mempercepat PC Anda secara signifikan. Kami akan mempertimbangkan yang berhubungan dengan pengaturan waktu yang dapat dikonfigurasi selain empat pengaturan utama. Nuansa penting: tergantung pada model motherboard dan versi BIOS, nama setiap parameter mungkin berbeda dari yang akan kami berikan pada contoh.

1. Penundaan RAS ke RAS

Pengaturan waktu ini bertanggung jawab atas penundaan antara saat baris dari berbagai area konsolidasi alamat sel ("bank" yaitu) diaktifkan.

2. Waktu Siklus Baris

Pengaturan waktu ini mencerminkan interval waktu selama satu siklus berlangsung dalam satu baris. Yaitu, dari saat pengaktifannya hingga mulai bekerja dengan sinyal baru (dengan fase perantara berupa penutupan).

3.Tulis Waktu Pemulihan

Pengaturan waktu ini mencerminkan interval waktu antara dua peristiwa - penyelesaian siklus penulisan data ke memori dan permulaan sinyal listrik.

4. Menulis Untuk Membaca Keterlambatan

Pengaturan waktu ini menunjukkan berapa banyak waktu yang harus dilewati antara penyelesaian siklus tulis dan saat pembacaan data dimulai.

Di banyak versi BIOS, opsi Bank Interleave juga tersedia. Dengan memilihnya, Anda dapat mengonfigurasi prosesor sehingga mengakses "bank" RAM yang sama pada waktu yang sama, dan tidak secara bergantian. Secara default, mode ini beroperasi secara otomatis. Namun, Anda dapat mencoba mengatur parameter tipe 2 Way atau 4 Way. Ini akan memungkinkan Anda untuk menggunakan 2 atau 4, masing-masing, "bank" pada saat yang bersamaan. Menonaktifkan mode Bank Interleave jarang digunakan (ini biasanya dikaitkan dengan diagnostik PC).

Pengaturan waktu: nuansa

Sebutkan beberapa fitur yang terkait dengan pengoperasian pengaturan waktu dan pengaturannya. Menurut beberapa pakar IT, dalam rangkaian empat digit, yang pertama adalah yang terpenting, yaitu timing CAS Latency. Oleh karena itu, jika pengguna memiliki sedikit pengalaman dalam modul RAM "overclocking", percobaan mungkin harus dibatasi pada pengaturan nilai hanya untuk pertama kali. Meskipun sudut pandang ini tidak diterima secara umum. Banyak ahli IT yang cenderung menganggap bahwa tiga pengaturan waktu lainnya tidak kalah pentingnya dalam hal kecepatan interaksi antara RAM dan prosesor.

Pada beberapa model motherboard di BIOS, Anda dapat menyesuaikan kinerja chip RAM dalam beberapa mode dasar. Faktanya, ini adalah pengaturan nilai waktu menurut template yang dapat diterima dari sudut pandang operasi PC yang stabil. Opsi ini biasanya berdampingan dengan opsi Auto by SPD, dan mode yang dimaksud adalah Turbo dan Ultra. Yang pertama menyiratkan akselerasi sedang, yang kedua - maksimum. Fitur ini bisa menjadi alternatif pengaturan waktu secara manual. Omong-omong, mode serupa tersedia di banyak antarmuka sistem BIOS lanjutan - UEFI. Dalam banyak kasus, seperti yang dikatakan para ahli, saat Anda mengaktifkan opsi Turbo dan Ultra, kinerja PC cukup tinggi, dan pengoperasiannya stabil pada saat yang bersamaan.

Jam dan nanodetik

Apakah mungkin untuk menyatakan siklus jam dalam hitungan detik? Ya. Dan ada rumus yang sangat sederhana untuk ini. Kutu dalam detik dianggap satu dibagi dengan kecepatan jam RAM aktual yang ditentukan oleh pabrikan (walaupun angka ini, sebagai aturan, harus dibagi 2).

Artinya, misalnya jika kita ingin mengetahui clock yang membentuk timing DDR3 atau 2 RAM, maka kita lihat penandaannya. Jika angka 800 ditunjukkan di sana, maka frekuensi RAM sebenarnya adalah 400 MHz. Artinya durasi siklus akan menjadi nilai yang diperoleh dengan membagi satu dengan 400. Yaitu 2,5 nanodetik.

Pengaturan waktu untuk modul DDR3

Beberapa modul RAM paling modern adalah chip DDR3. Beberapa ahli percaya bahwa indikator seperti pengaturan waktu jauh lebih penting bagi mereka daripada chip generasi sebelumnya - DDR 2 dan sebelumnya. Faktanya adalah bahwa modul-modul ini biasanya berinteraksi dengan prosesor yang cukup kuat (seperti, misalnya, Intel Core i7), yang sumber dayanya memungkinkan Anda untuk lebih jarang mengakses RAM. Di banyak chip modern dari Intel, serta solusi serupa dari AMD, terdapat cukup banyak analog RAM mereka sendiri dalam bentuk cache L2 dan L3. Kami dapat mengatakan bahwa prosesor tersebut memiliki jumlah RAM sendiri, yang mampu menjalankan sejumlah besar fungsi RAM biasa.

Jadi, bekerja dengan pengaturan waktu saat menggunakan modul DDR3, seperti yang kami ketahui, bukanlah aspek terpenting dari "overclocking" (jika kami memutuskan untuk mempercepat kinerja PC). Yang jauh lebih penting untuk sirkuit mikro semacam itu hanyalah parameter frekuensi yang sama. Pada saat yang sama, modul RAM DDR2 dan bahkan jalur teknologi sebelumnya masih dipasang di komputer saat ini (walaupun, tentu saja, penggunaan DDR3 yang meluas, menurut banyak ahli, lebih dari sekadar tren yang stabil). Dan oleh karena itu, bekerja dengan pengaturan waktu dapat bermanfaat bagi sejumlah besar pengguna.