Мы рассмотрели одноступенчатый дешифратор (линейный) – он является наиболее быстродействующим, но его реализация при значительной разрядности входного слова затруднена, поскольку требует применения логических элементов с большим числом входов, что сопровождается большой нагрузкой на источники входных сигналов. Обычно одноступенчатыми выполняются дешифраторы на небольшое число входов, определяемое возможностями элементов применяемой серии микросхем. Поэтому зачастую количества выводов дешифратора не хватает для выбора необходимого количества устройств микропроцессорной техники. Используя два дешифратора с разрешающим входом Е, можно реализовать дешифратор с количеством выходов N = 2 n+1 (рис. 2.11.3).

Рис. 2.11.3. Дешифратор 3х8 на основе двух дешифраторов 2х4

На рис. 2.11.3 приведена схема комбинированного дешифратора 3х8, реализованная на двух полных дешифраторах 2х4. Таким образом можно из 2-х дешифраторов 3х8 создать дешифратор 4х16 и т.д. Разрешающий вход Е используется, как адресный разряд. При Е = 0 работает верхний дешифратор, при Е = 1 работает нижний дешифратор, при этом все выходы верхнего дешифратора равны 0.

Широко используется еще каскадный (пирамидальный) способ построения дешифраторов с большим числом выходов на микросхемах дешифраторов с меньшим числом выходов (рис.2.11.4) .

Для разрешения работы одного из дешифраторов 3х8 (DC2, DC3, DC4, DC5) на вход Е каждого дешифратора подается разрешающий или запрещающий сигнал от дешифратора DC1 (первый каскад), который управляется адресными разрядами А3, А4.

Рис. 2.11.4. Схема каскадного (пирамидального) включения дешифраторов

Адресные разряды А0, А1, А2 параллельно подаются на дешифраторы 2-го каскада. Общее число адресных разрядов увеличилось на 2 разряда.

Шифраторы. Шифраторы это устройства, предназначенные для преобразования унитарного кода в двоичный. На выходе шифратора появляется многоразрядный двоичный код, соответствующий десятичному номеру входа, на который подан активный логический уровень. Двоичные шифраторы выполняют операцию, обратную операции дешифраторов.

Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа. Если количество входов настолько ве­лико, что в шифраторе используются все возможные ком­бинации сигналов на выходе, то такой шифратор называ­ется полным. Число входов и выходов в полном шифраторе связано соотношением N = 2 n , где N - число входов, n - число выходов. Так, для пре­образования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет рав­но 16 (n = 2 4 = 16), поэтому шифратор 10x4 будет неполным.

Рассмотрим пример построения шифратора для преоб­разования десятиразрядного единичного кода (десятичных чисел от 0 до 9) в двоичный код. При этом предполагает­ся, что сигнал, соответствующий логической единице, в каждый момент времени подается только на один вход.

Таблица истинности для шифратора приведена в таблице 2.11.3.

Используя данную таблицу, запишем логические выражения для выходных переменных, включая в логическую сумму те входные переменные, ко­торые соответствуют единице соответствующей выходной пере­менной.

Таблица истинности для дешифратора

Таблица 2.11.3.

Входы

Выходы

№

X0

X1

X2

X3

X4

X5

X6

X7

X8

X9

A3

A2

A1

A0

Запишем логические уравнения для выходных переменных А0, А1, А2, А3:

А0 = X1 v X3 v X5 v X7 v X9

A1 = X2 v X3 v X6 v X7

A2 = X4 v X5 v X6 v X7

Для такого шифратора легко построить схему на логических элементах «ИЛИ» (рис. 2.11.5).

Рис. 2.11.5. Схема неполного шифратора 10х4

Методические указания к выполнению работы:

Запишите в отчете, как обычно, название работы, цель работы. Приведите определение дешифратора. Составьте таблицу истинности для дешифратора, имеющего 3 адресных входа. Запишите уравнения для каждого из 8-ми выходов дешифратора. Постройте схему. Соберите схему, реализующую функции дешифратора в Multisim. Исследуйте её работу.

Исследуйте работу микросхемы дешифратора 2х4. Соберите схему дешифратора, приведенную на рис. 2.11.4 используя только дешифраторы 2х4.
Получите временные диаграммы работы схемы. Чтобы показать все входные и выходные сигналы дешифратора используйте 2 анализатора.

Зарисуйте схему и поясните в отчете принцип ее работы. Приведите временные диаграммы. Временные диаграммы надо привести на одной странице, нельзя продолжать связанные по времени графики на другой странице. Все связи между сигналами должны быть наглядными.

Составьте таблицу истинности для полного шифратора 8х3. Запишите логические функции выходных переменных. Постройте и исследуйте схему шифратора. В отчете приведите таблицу истинности, уравнения, построенную по уравнениям схему, временные диаграммы.

Запишите соответствующие каждому пункту выполненной работы выводы.

Вопросы для подготовки к отчету:

1. Дайте определение дешифратора.

2. Дайте определение шифратора.

3. Что понимают под унитарным кодом?

4. Чем отличается полный дешифратор от неполного?

5. Чем отличается полный шифратор от неполного?

6. В чем отличие линейного дешифратора от пирамидального?

7. Больше быстродействие у линейного дешифратора или пирамидального?

8. Больше аппаратных затрат требуется для реализации линейного дешифратора или пирамидального?

9. Для чего применяют в вычислительной технике дешифраторы и шифраторы?

12. Лабораторная работа №12

Исследование мультиплексоров и демультиплексоров

Цель работы: Изучить принципы синтеза и работы мультиплексоров и демультиплексоров.

Задание: Произвести синтез схемы мультиплексора, исследовать работу схемы. Исследовать микросхему мультиплексора, построить и исследовать работу пирамидальной схемы. Произвести синтез схемы демультиплексора, исследовать работу схемы. Исследовать совместную работу мультиплексора и демультиплексора.

Теоретическое введение

Мультиплексором называется комбинационное логическое устройство, предназначенное для управляемой передачи данных от нескольких источников информации в один выходной канал. Входы мультиплексора подразделяются на информационные Д 0 , Д 1 , …… и управляющие (адресные) А 0 , А 1 , …, А n-1 .

Код, подаваемый на адресные входы, определяет, какой из информационных входов в данный момент передается на выход схемы. Поскольку n -разрядный двоичный код может принимать 2 n значений, то, если число адресных входов мультиплексора равно n , число его информационных входов должно равняться 2 n .

Построим таблицу истинности, отображающую работу мультиплексора с двумя адресными входами на основе определения. Обозначим в таблице A0 и A1 – адресные входы. D0, D1, D2, D3 – входы 4-х потоков данных, при установке адреса соответствующие данные будут передаваться на единственный выход мультиплексора Y (таблица 2.12. 1) .

Таблица имеет следующий вид:

Таблица 2.12. 1

Адрес	Данные	Выход
А1	А0	D0	D1	D2	D3	Y
		D0	D1	D2	D3	D0
		D0	D1	D2	D3	D1
		D0	D1	D2	D3	D2
		D0	D1	D2	D3	D3

Запишем уравнение для функции Y:

Y = A1*A0*D0 v A1*A0 D1 v A1 A0*D2 v A1 A0 D3.

Схема, реализующая функцию Y, может быть построена на 2-х инверторах, 4-х трехвходовых элементах «И» и четырехвходовом элементе «ИЛИ» (рис. 12.2.1).

Рис. 12.2.1. Схема мультиплексора 4-1

Можно для реализации этой же схемы собрать дешифратор, и с его помощью осуществлять переключение входов на выход Y (рис. 2.12.2).

Рис. 2.12.2. Схема мультиплексора и его условное обозначение

В тех случаях, когда функциональные возможности ИС мультиплексоров не удовлетворяют разработчиков по числу информационных входов, прибегают к их каскадированию с целью наращивания числа входов до требуемого значения. Наиболее универсальный способ наращивания размерности мультиплексора состоит в построении пирамидальной структуры, состоящей из нескольких мультиплексоров. При этом первый ярус схемы представляет собой столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов. Все мультиплексоры этого столбца коммутируются одним и тем же адресным кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Старшие разряды адресного кода используются во втором ярусе, мультиплексор которого обеспечивает поочередную работу мультиплексоров первого яруса на общий выход. Каскадная схема мультиплексора «16-1», построенная на мультиплексорах «4-1», показана на рис. 2.12.3.

Рис. 2.12.3. Каскадная схема мультиплексора 16-1

Типовое применение мультиплексора - это передача информации от нескольких разнесенных в пространстве источников (датчиков) информации на вход одного приемника.

Предположим, что измеряется температура окружающей среды в нескольких помещениях и результаты этих измерений должны быть введены в одно регистрирующее устройство, например ЭВМ. При этом, так как температура изменяется медленно, для получения достаточной точности совсем не обязательно измерять ее постоянно. Достаточно иметь информацию через некоторые фиксированные промежутки времени.

Функцию подключения различных источников информации к одному приемнику по заданной команде и выполняет мультиплексор.

Мультиплексор можно использовать в качестве универсального логического элемента для реализации любой логической функции от числа аргументов, равного числу адресных входов мультиплексора. Покажем это на примере логической функции, заданной таблицей истинности (табл. 2.12.2).

Таблица2.12.2

№	A2	A1	A0	Y	№	A2	A1	A0	Y

Схема, реализующая данную функцию показана на рис. 2.12.4.

Рис. 2.12.4. Реализация комбинационной схемы при помощи мультиплексора

Демультиплексор – это комбинационная схема, имеющая один информационный вход (D), n управляющих (адресных) входов (А0, А1, …, Аn-1) и N = 2 n выходов (Y0, Y1, …, YN-1). Двоичный код, поступающий на адресные входы, определяет один из N выходов, на который передается значение переменной с информационного входа D. Демультиплексор реализует функцию, обратную функции мультиплексора. Он предназначен для разделения потока данных одного источника информации в несколько выходных каналов.

Таблица функционирования демультиплексора (табл.2.12.2), имеющего 4 информационных выхода (Y0, Y1, Y2, Y3) и n = 2 адресных входа (А0, А1), представлена ниже.

Таблица 2.12.2

Инф.вход	Адрес	Информационные выходы
D	A1	A0	Y0	Y1	Y2	Y3
D			D
D				D
D					D
D						D

Уравнения, описывающие работу демультиплексора:

Y0 = D A1* A0*; Y1 = D A1*A0; Y2 = A1 A0*; Y3 = A1 A0.

Схема демультиплексора, построенная по данным уравнениям и его графическое изображение представлены на рис. 2.12.5.

Рис. 2.12.5. Схема демультиплексора "1-4" и его условное изображение

Функция демультиплексора легко реализуется с помощью дешифратора, если его вход “Разрешение” – Е использовать в качестве информационного входа демультиплексора, а входы 1, 2, 4 … - в качестве адресных входов демультиплексора А0, А1, А2, … Действительно, при активном значении сигнала на входе Е избирается выход, соответствующий коду, поданному на адресные входы. Поэтому интегральные схемы дешифраторов, имеющих разрешающий вход, иногда называют не просто дешифраторами, а дешифраторами-демультиплексорами.

Термином “мультиплексирование” называют процесс передачи данных от нескольких источников по общему каналу. В качестве устройства, осуществляющего на передающей стороне операцию сведения данных в один канал применяют мультиплексор. Подобное устройство способно осуществлять временное разделение сигналов, поступающих от нескольких источников, и передавать их в канал (линию) связи друг за другом в соответствии со сменой кодов на своих адресных входах.

На приемной стороне обычно требуется выполнить обратную операцию – демультиплексирование, т.е. распределение порций данных, поступивших по каналу связи в последовательные моменты времени, по своим приемникам. Эту операцию выполняет демультиплексор. Совместное использование мультиплексора и демультиплексора для передачи данных от 4-х источников к

4-м приемникам по общей линии иллюстрирует рис. 2.12.6.

Рис. 2.12.6. Совместное использование мультиплексора и демультиплексора для передачи данных

Похожая информация.

Владельцы патента RU 2559705:

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.

В различных вычислительных и управляющих системах широко используются дешифраторы, реализованные на основе транзисторно-транзисторной и эмиттерно-связанной логики , работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами. Классическая архитектура дешифратора опубликована в статьях и книгах , серийно выпускаются микросхемы .

Существенный недостаток дешифраторов данного класса состоит в том, что его логические элементы, используя потенциальные двоичные сигналы, обладают многоярусной структурой, которую невозможно или неэффективно использовать на современных низковольтных техпроцессах, а также нелинейностью рабочих режимов элементов и критичностью параметров структуры логических элементов и входных сигналов. В конечном итоге это приводит к снижению быстродействия известных дешифраторов.

В качестве устройств обработки цифровой информации используются также транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал , реализующих функцию логической обработки входных токовых переменных.

Существенный недостаток известных схем данного класса состоит в том, что они не реализуют функцию преобразования двух входных токовых сигналов, имеющих четыре состояния «00», «01», «10», «11», в четыре выходных токовых сигнала. Это не позволяет на его основе создать полный базис средств обработки сигналов с токовыми переменными, функционирующих на принципах линейной алгебры.

В работах , а также монографиях соавтора настоящей заявки показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с двузначным и многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока Ι 0 . Заявляемое устройство «Дешифратор 2 в 4» относится к этому типу логических устройств и работает с входными токовыми сигналами и формирует выходной токовый сигнал.

Ближайшим прототипом заявляемого устройства является логическое устройство «Дешифратор 2 в 4», представленное в патенте US 5742154, содержащее первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего дешифрацию состояния двух входных логических переменных и формирования в токовой форме четырех выходных сигналов. В конечном итоге это позволяет повысить быстродействие известных устройств преобразования информации с использованием заявляемого дешифратора и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры .

Поставленная задача решается тем, что в логическом устройстве «Дешифратор 2 в 4» (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого И выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20, предусмотрены новые элементы и связи - первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.

Схема логического устройства-прототипа показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.

На фиг. 3 представлена схема заявляемого устройства в соответствии с п. 2, п. 3, п. 4 формулы изобретения.

На фиг. 4 приведена принципиальная схема фиг. 3 в среде компьютерного моделирования МС9 с конкретным выполнением основных функциональных узлов (токовых зеркал, источников опорного тока).

На фиг. 5 представлены результаты компьютерного моделирования схемы фиг. 4.

Логическое устройство «Дешифратор 2 на 4» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, первый 3, второй 4, третий 5, четвертый 6 токовые логические выходы устройства, первый 7, второй 8 и третий 9 выходные транзисторы, базы которых объединены и подключены к первому 10 источнику напряжения смещения, четвертый 11, пятый 12 и шестой 13 выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму 14 источнику напряжения смещения, эмиттер первого 7 выходного транзистора соединен с эмиттером четвертого 11 выходного транзистора, эмиттер второго 8 выходного транзистора соединен с эмиттером пятого 12 выходного транзистора, эмиттер третьего 9 выходного транзистора соединен с эмиттером шестого 13 выходного транзистора, первый 3 токовый логический выход устройства связан с коллектором первого 7 выходного транзистора, второй 4 токовый логический выход устройства связан с коллектором третьего 9 выходного транзистора, коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства, коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства, первое 15 и второе 16 токовые зеркала, согласованные с первой 17 шиной источника питания, третье 18 токовое зеркало, согласованное со второй 19 шиной источника питания, вспомогательный источник опорного тока 20. Первый 1 логический вход устройства связан со входом третьего 18 токового зеркала, второй 2 логический вход устройства соединен со входом первого 15 токового зеркала, первый 21 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами второго 8 и пятого 12 выходных транзисторов и через вспомогательный источник опорного тока 20 связан со второй 19 шиной источника питания, второй 22 токовый выход первого 15 токового зеркала соединен с объединенными эмиттерами первого 7 и четвертого 11 выходных транзисторов и подключен к первому 23 токовому выходу третьего 18 токового зеркала, коллектор второго 8 выходного транзистора связан со входом второго 16 токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего 9 и шестого 13 выходных транзисторов и связан со вторым 24 токовым выходом третьего 18 токового зеркала, причем коллектор пятого 12 выходного транзистора связан со второй 19 шиной источника питания.

На фиг. 3 в соответствии с п. 2 формулы изобретения первый 1 логический вход устройства связан со входом третьего 18 токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого 26 дополнительного токового зеркала, согласованного с первой 17 шиной источника питания.

На фиг. 3 в соответствии с п. 3 формулы изобретения коллектор четвертого 11 выходного транзистора связан с третьим 5 токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго 27 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.

Кроме этого, на фиг. 3 в соответствии с п. 4 формулы изобретения коллектор шестого 13 выходного транзистора связан с четвертым 6 токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего 28 дополнительного токового зеркала, согласованного со второй 19 шиной источника питания.

Рассмотрим работу предлагаемой схемы дешифратора с токовыми входами и выходами фиг. 2.

Дешифратор 2 в 4 реализует известные функции :

где А 0 , A ¯ 0 - прямой и инверсный сигналы на входе 1 устройства фиг. 2,

A 1 , A ¯ 1 - прямой и инверсный сигналы на входе 2 устройства фиг. 2.

Особенностью их реализации в линейной алгебре является использование для этой цели операции усеченной разности:

таблица истинности которой приведена ниже

Из таблицы следует, что из четырех возможных сочетаний значений входных переменных единичное значение функции соответствует только одному сочетанию, соответствующему условию А 0 >А 1 . Задавая в таблицу истинности прямые и инверсные входные переменные, можно получить единичное значение функции, соответствующее любому из возможных сочетаний значений входных переменных.

Применение этой операции приводит к следующему представлению логических функций дешифратора:

Реализация этих операций производится следующим образом.

Сигналы входных переменных А 0 и А 1 через логические входы 1 и 2 поступают на первое 15 и третье 18 токовые зеркала, с помощью которых происходит размножение указанных сигналов и изменение их знака. При этом сигнал А 0 передается в виде вытекающего тока (т.е. в виде А 0) и с помощью третьего токового зеркала 18 преобразуется во втекающий ток (т.е. к виду -А 0), а А 1 поступает в прямой форме в виде втекающего тока (т.е. в виде -A 1) и с помощью первого токового зеркала 15 преобразуется в вытекающий ток (т.е. к виду А 1).

В точке соединения выходов 22 первого токового зеркала 15 и 23 третьего токового зеркала 18 реализуется операция А 1 -A 0 . Разностный сигнал подается на объединенные эмиттеры транзисторов 7 и 11, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения.

Если разностный сигнал положителен, т.е. А 0 -А 1 >0, транзистор 7 закрыт, а транзистор 11 открыт и на выход 5 выдается квант втекающего тока, соответствующий -(A 0 -А 1)=А 1 -A 0 , реализующий выражение (2). При любых других сочетаниях значений квантов тока на выходе 5 ток будет отсутствовать.

Если же А 0 -А 1 ≤0, то транзистор 7 открыт, а транзистор 11 закрыт и на выход 3 выдается квант вытекающего тока, соответствующий А 0 -А 1 , реализующий выражение (3). При любых других сочетаниях значений квантов тока на выходе 3 ток будет отсутствовать.

В точке соединения выхода 21 первого токового зеркала и вспомогательного источника опорного тока 20 производится вычитание А 1 -1. Разностный сигнал подается на объединенные эмиттеры транзисторов 8 и 12, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. А 1 -1>0, транзистор 8 закрыт, а транзистор 12 открыт. Если разностный сигнал меньше или равен нулю, то транзистор 8 открыт, а транзистор 12 закрыт.

В первом случае сигнал через транзистор 12 замыкается на «землю». Во втором случае квант вытекающего разностного тока A 1 -1 с помощью третьего токового зеркала 16 преобразуется в квант вытекающего тока 1-A 1 и из него вычитается втекающий квант тока -A 0 . Разностный сигнал подается на объединенные эмиттеры транзисторов 9 и 13, режимы работы которых задаются первым 10 и вторым 14 источниками напряжения смещения. Если разностный сигнал положителен, т.е. транзистор 9 закрыт, а транзистор 13 открыт. При этом на выход 6 выдается разностный сигнал (1-A 1)-A 0 , в виде вытекающего кванта тока, реализующий выражение (4). При любых других сочетаниях значений квантов тока на выходе 4 ток будет отсутствовать.

Спецификой данного устройства является представление выходных сигналов в виде квантов втекающего (на выходах 3 и 4) и вытекающего (на выходах 5 и 6) тока. Для случая, когда необходимы все выходные сигналы одного направления, может использоваться схема дешифратора, приведенная на фиг. 3. Ее отличием от схемы на фиг. 2 является использование двух дополнительных токовых зеркал 27 и 28, ко входам которых подключены коллекторы транзисторов 11 и 13, а выходы являются выходами 5 и 6 дешифратора. В результате все выходные сигналы представлены квантами втекающего тока.

Как видно из приведенного описания, реализация устройства «Дешифратор 2 в 4» производится в виде стандартных логических функций по законам линейной алгебры путем формированием разности квантов тока 10. Реализация элементов на токовых зеркалах позволяет во многих случаях снизить напряжение питания, а так как все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, повышается общее быстродействие устройства. Использование стабильных значений квантов тока I 0 , а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на фиг. 9, фиг. 10 результаты моделирования подтверждают указанные свойства заявляемых схем.

Таким образом, рассмотренные схемотехнические решения логического устройства «Дешифратор 2 в 4» характеризуются двоичным токовым представлением сигнала и могут быть положены в основу вычислительных и управляющих устройств, использующих линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЯ

1. Патент US 6243319 В1, fig. 13.

2. Патент US 5604712 А.

3. Патент US 4514829 А.

4. Патент US 20120020179 A1.

5. Патент US 6920078 В2.

6. Патент US 6324117 В1, fig. 3.

7. Патентная заявка US 20040018019 A1.

8. Патент US 5568061 А.

9. Патент US 5148480 A, fig. 4.

10. Brzozowski I., Zachara L., Kos A. Universal design method of n-to-2n decoders // Mixed Design of Integrated Circuits and Systems (MIXDES), 2013 Proceedings of the 20th International Conference, 2013. - C. 279-284, Fig. 1.

11. Subramanyam M.V. Switching Theory and Logic Design / Firewall Media, 2011. Second, - 783 c, Fig. 3.174.

12. SN74LVC1G139 2-to-4 Line Decoder [Электронный ресурс]. URL: http://www.ti.com/lit/ds/symlink/sn741vc1g139.pdf.

13. Патент US 8159304, fig. 5.

14. Патент US №5977829, fig. 1.

15. Патент US №5789982, fig. 2.

16. Патент US №5140282.

17. Патент US №6624701, fig. 4.

18. Патент US №6529078.

19. Патент US №5734294.

20. Патент US №5557220.

21. Патент US №6624701.

22. Патент RU №2319296.

23. Патент RU №2436224.

24. Патент RU №2319296.

25. Патент RU №2321157.

26. Патент US 6556075, fig. 2.

27. Патент US 6556075, fig. 6.

28. Chernov N.I., Yugai V.Y., Prokopenko N.N., и др. Basic Concept of Linear Synthesis of Multi-Valued Digital Structures in Linear Spaces // 11th East-West Design & Test Symposium (EWDTS 2013). - Rostov-on-Don, 2013. - C. 146-149.

29. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

30. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

31. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. - Таганрог: ТРТУ, 2004 г. - 118 с.

1. Дешифратор 2 на 4, содержащий первый (1) и второй (2) логические входы устройства, первый (3), второй (4), третий (5), четвертый (6) токовые логические выходы устройства, первый (7), второй (8) и третий (9) выходные транзисторы, базы которых объединены и подключены к первому (10) источнику напряжения смещения, четвертый (11), пятый (12) и шестой (13) выходные транзисторы другого типа проводимости, базы которых объединены и подключены ко второму (14) источнику напряжения смещения, эмиттер первого (7) выходного транзистора соединен с эмиттером четвертого (11) выходного транзистора, эмиттер второго (8) выходного транзистора соединен с эмиттером пятого (12) выходного транзистора, эмиттер третьего (9) выходного транзистора соединен с эмиттером шестого (13) выходного транзистора, первый (3) токовый логический выход устройства связан с коллектором первого (7) выходного транзистора, второй (4) токовый логический выход устройства связан с коллектором третьего (9) выходного транзистора, коллектор четвертого (11) выходного транзистора связан с третьим (5) токовым логическим выходом устройства, коллектор шестого (13) выходного транзистора связан с четвертым (6) токовым логическим выходом устройства, первое (15) и второе (16) токовые зеркала, согласованные с первой (17) шиной источника питания, третье (18) токовое зеркало, согласованное со второй (19) шиной источника питания, вспомогательный источник опорного тока (20), отличающийся тем, что первый (1) логический вход устройства связан со входом третьего (18) токового зеркала, второй (2) логический вход устройства соединен со входом первого (15) токового зеркала, первый (21) токовый выход первого (15) токового зеркала соединен с объединенными эмиттерами второго (8) и пятого (12) выходных транзисторов и через вспомогательный источник опорного тока (20) связан со второй (19) шиной источника питания, второй (22) токовый выход первого (15) токового зеркала соединен с объединенными эмиттерами первого (7) и четвертого (11) выходных транзисторов и подключен к первому (23) токовому выходу третьего (18) токового зеркала, коллектор второго (8) выходного транзистора связан со входом второго (16) токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего (9) и шестого (13) выходных транзисторов и связан со вторым (24) токовым выходом третьего (18) токового зеркала, причем коллектор пятого (12) выходного транзистора связан со второй (19) шиной источника питания.

2. Дешифратор 2 на 4 по п. 1, отличающийся тем, что первый (1) логический вход устройства связан со входом третьего (18) токового зеркала через первый дополнительный инвертирующий каскад, выполненный в виде первого (26) дополнительного токового зеркала, согласованного с первой (17) шиной источника питания.

3. Дешифратор 2 на 4 по п. 1, отличающийся тем, что коллектор четвертого (11) выходного транзистора связан с третьим (5) токовым логическим выходом устройства через второй дополнительный инвертирующий каскад, выполненный в виде второго (27) дополнительного токового зеркала, согласованного со второй (19) шиной источника питания.

4. Дешифратор 2 на 4 по п. 1, отличающийся тем, что коллектор шестого (13) выходного транзистора связан с четвертым (6) токовым логическим выходом устройства через третий дополнительный инвертирующий каскад, выполненный в виде третьего (28) дополнительного токового зеркала, согласованного со второй (19) шиной источника питания.

Похожие патенты:

Изобретение относится к средствам кодирования с использованием сокращенной кодовой книги с адаптивной установкой в исходное положение. Технический результат заключается в снижении объема информации, передаваемой от приемной стороны передающей стороне.

Изобретение относится к вычислительной технике, а именно к кодированию видеоинформации. Технический результат заключается в повышение эффективности кодирования и декодирования битового потока видеоинформации за счет разделения данных на энтропийные слои.

Изобретение относится к способу кодирования последовательности целых чисел, к устройству хранения и к сигналу, переносящему такую кодированную последовательность, а также к способу декодирования этой кодированной последовательности.

Изобретение относится к способу предварительного кодирования, а также к системе и способу построения кодовой книги предварительного кодирования в системе со многими входами и многими выходами (MIMO).

Изобретение относится к области техники, в которой используются оцифрованные сигналы, и может быть применен в устройствах связи, регистрации, записи, воспроизведения, преобразования, кодирования и сжатия сигналов, системах автоматического управления.

Изобретение относится к области электросвязи, а именно к области криптографических устройств и способов проверки электронной цифровой подписи (ЭЦП). .

Изобретение относится к области обработки цифровых сигналов, в частности к сжатию данных и улучшению энтропийного кодирования видеопоследовательностей. Техническим результатом является повышение эффективности и снижение вычислительной сложности энтропийного кодирования. Способ обработки потока данных, состоящего из множества синтаксических элементов, основан на замене синтаксических элементов, значения которых имеют высокую вероятность появления, синтаксическими элементами, значения которых имеют низкую вероятность. Определяют для синтаксического элемента контекст и вычисляют вероятность появления значений тех синтаксических элементов в модели потока данных, которые имеют определенный контекст. Заменяют синтаксические элементы потока данных, имеющие определенный контекст, если вычисленная вероятность появления значения синтаксического элемента выше заданного порога, на синтаксические элементы, значения которых имеют низкую вероятность. 3 н. и 10 з.п. ф-лы, 4 ил., 2 табл.

Изобретение относится к технике связи и предназначено для измерения спектра информационных акустических сигналов. Технический результат - повышение точности измерения спектра информационных акустических сигналов, расширение функциональных возможностей устройства за счет привязки мгновенных значений спектра к регулируемым по длительности отрезкам временного акустического сигнала. Для этого в способе измерения спектра используют дискретно-косинусное преобразование (ДКП) вместо быстрого преобразования Фурье (БПФ), что позволяет повысить точность измерения спектра акустических сигналов за счет увеличения разрешающей способности, уменьшения в спектре уровня боковых лепестков преобразования окна и уменьшения осцилляции оценки амплитуды спектральных составляющих, а также позволяет уменьшить длительности отрезков акустического сигнала, на которых измеряется мгновенный спектр, при этом осуществляется формирование вместо одного двух сигналов (основного и дополнительного), причем дополнительный цифровой акустический сигнал является ортогональным по отношению к основному, осуществляется также привязка измеряемых мгновенных значений спектра, модуля спектра и фазочастотной характеристики сигнала к регулируемым по временному положению и по длительности отрезкам временного акустического сигнала, на которых этот спектр измеряется. 2 н.п. ф-лы, 8 ил.

Изобретение относится к беспроводной связи. Технический результат - повышение помехоустойчивости, надежности и эффективности связи, тогда как потребление энергии может быть снижено. Для этого способ включает: этап S1, на котором главное устройство генерирует код последовательности посредством специфического кодера и передает код последовательности каждому подчиненному устройству непрерывно в течение заданного периода времени согласно запросу связи, причем специфический кодер является регистром сдвига с обратной связью, выполненным по конкретному многочлену, порядок и коэффициенты которого соотнесены с запросом связи, тогда как все коэффициенты и начальные значения не равны 0 в одно и то же время; заданный период времени больше суммы периода сна и периода обнаружения подчиненного устройства или равен ей, что составляет цикл сна и приведения в рабочее состояние; этап S2, на котором подчиненное устройство принимает непрерывную часть кода последовательности в период обнаружения, декодирует код последовательности посредством декодера, соответствующего кодеру, и выполняет соответствующую операцию согласно результату декодирования. 2 н. и 10 з.п. ф-лы, 5 ил.

Изобретение относится к технике связи и предназначено для кодирования и декодирования сигналов. Технический результат - повышение точности кодирования и декодирования сигналов. Способ кодирования сигналов включает в себя получение сигнала частотной области согласно входному сигналу; выделение предварительно определенных битов сигналу частотной области согласно предварительно определенному правилу выделения; регулирование выделения битов для сигнала частотной области, когда наибольшая частота сигнала частотной области, которому выделяются биты, превышает предварительно определенное значение; и кодирование сигнала частотной области согласно выделению битов для сигнала частотной области. 4 н. и 16 з.п. ф-лы, 9 ил.

Изобретение относится к области телекоммуникаций и предназначено для защиты передаваемой секретной информации. Технический результат - высокий уровень защищенности зашифрованной информации. Способ шифрования информации, включающий построение таблицы соответствий символов и их эквивалентов в пространстве (00; FF) в шестеричной системе исчисления, генерирование новой таблицы соответствий путем изменения оригинальной таблицы, осуществляя сдвиг таблицы оригинала, т.е. на указанное число символов сдвигается строка соответствий, кодирование исходной информации и сжатие ее до желаемого объема с использованием соответствующей таблицы кодировки Unicode. 2 табл.

Изобретение относится к кодированию/декодированию цифрового сигнала, состоящему из последовательных блоков выборок. Технический результат заключается в повышении качества кодированного звука. Кодирование содержит применение взвешивающего окна для двух блоков из М последовательных выборок. В частности, такое взвешивающее окно является асимметричным и содержит четыре отдельных участка, продолжающихся последовательно по двум упомянутым выше блокам, при этом первый участок возрастает в течение первого временного интервала, второй участок имеет постоянное взвешивающее значение в течение второго временного интервала, третий участок уменьшается с течением третьего временного интервала и четвертый участок имеет постоянное взвешивающее значение в течение четвертого временного интервала. 6 н. и 11 з.п. ф-лы, 10 ил.

Изобретение относится к области цифровой обработки сигналов, в частности к способам кодирования-декодирования цифровых видеоизображений. Техническим результатом является повышение коэффициента компрессии видеоизображений при незначительном снижении качества декодированного изображения применительно к изображениям, имеющим высокочастотный характер спектра сигнала. Предложен способ кодирования-декодирования цифровых видеоизображений. Согласно способу в процессе кодирования к низкочастотному компоненту вейвлет-преобразования для сглаживания исходной функции построчно подмешивают добавочный высокочастотный компонент, который используют для кодирования, но подавляют на стороне декодирования посредством использования фильтра нижних частот. Причем кодирование реализуют при использовании функционала с двумя целями повышения коэффициента компрессии данных и сохранения качества декодируемого изображения, а характеристики фильтра декодера учитывают как ограничение связи на стадии кодирования. 8 ил., 3 табл.

Изобретение относится к области техники беспроводной связи. Технический результат – повышение качества связи за счет подавления последовательных помех между потоками сигналов. Способ предварительного кодирования включает в себя: выполнение предварительной обработки предварительного кодирования для сигнала, который должен передаваться, причем предварительная обработка вызывает увеличение мощности сигнала, который должен передаваться; выбор алгоритма ограничения мощности согласно правилу выбора; выполнение операции ограничения мощности для предварительно обработанного сигнала согласно выбранному алгоритму ограничения мощности; и формирование предварительно кодированного сигнала согласно сигналу с ограниченной мощностью. Вариант осуществления настоящего изобретения дополнительно раскрывает передающее устройство, приемное устройство и систему предварительного кодирования. В настоящем изобретении неблагоприятное влияние, оказываемое посредством операции ограничения мощности на передачу сигналов, может уменьшаться в максимально возможной степени в то время, когда мощность передачи ограничена посредством использования операции ограничения мощности. 5 н. и 12 з.п. ф-лы, 8 ил.

Настоящее изобретение относится к области кодирования и декодирования и предназначено для квантования векторов огибающих частот. Технический результат – повышение эффективности квантования векторов огибающих частот. Способ включает в себя: разделение N огибающих частот в одном кадре на N1 векторов, где каждый вектор в N1 векторах включает в себя M огибающих частот; квантование первого вектора в N1 векторах посредством использования первой кодовой книги для получения кодового слова, соответствующего квантованному первому вектору, где упомянутая первая кодовая книга разделяется на 2B1 участков; определение согласно кодовому слову, соответствующему квантованному первому вектору, что квантованный первый вектор ассоциируется с iым участком в 2B1 участках упомянутой первой кодовой книги; определение второй кодовой книги согласно кодовой книге iго участка; и квантование второго вектора в N1 векторах на основе упомянутой второй кодовой книги. В вариантах осуществления настоящего изобретения огибающие частот разделяются на множество векторов с меньшими размерами, так что квантование векторов может быть выполнено в отношении векторов огибающих частот посредством использования кодовой книги с меньшим количеством битов. 2 н. и 6 з.п. ф-лы, 3 ил.

Группа изобретений относится к области кодирования. Техническим результатом является повышение эффективности сжатия данных. Способ кодирования входных данных (D1) включает определение по существу повторяющихся блоков данных и/или пакетов данных по меньшей мере в одном из фрагментов входных данных (D1), при этом блоки данных и/или пакеты данных включают соответствующее множество элементов, где элементы включают множество битов; определение, являются ли элементы неизменными внутри по существу повторяющихся блоков данных и/или пакетов данных, и/или определение, что элементы внутри по существу повторяющихся блоков данных и/или пакетов данных изменяются; кодирование неизменных элементов в кодированные данные (Е2) с использованием по меньшей мере одного соответствующего символа или по меньшей мере одного соответствующего бита, указывающего на отсутствие изменений в неизменных элементах по сравнению с соответствующими им элементами в опорном блоке данных и/или пакете данных; и кодирование измененных элементов в кодированные данные (Е2). 6 н. и 28 з.п. ф-лы, 8 ил.

Изобретение относится к дешифраторам. Технический результат заключается в повышении быстродействия устройств преобразования информации с использованием заявляемого дешифратора. Первый логический вход устройства связан со входом третьего токового зеркала, второй логический вход устройства соединен со входом первого токового зеркала, первый токовый выход первого токового зеркала соединен с объединенными эмиттерами второго и пятого выходных транзисторов и через вспомогательный источник опорного тока связан со второй шиной источника питания, второй токовый выход первого токового зеркала соединен с объединенными эмиттерами первого и четвертого выходных транзисторов и подключен к первому токовому выходу третьего токового зеркала, коллектор второго выходного транзистора связан со входом второго токового зеркала, токовый выход которого подключен к объединенным эмиттерам третьего и шестого выходных транзисторов и связан со вторым токовым выходом третьего токового зеркала, причем коллектор пятого выходного транзистора связан со второй шиной источника питания. 3 з.п. ф-лы, 5 ил.

Дешифраторы – цифровые устройства функционального назначения, предназначенные для распознавания двоичных кодов.

Двоичные дешифраторы являясь преобразователем кодов, преобразует двоичный код прямого назначения в код “1 из N». В такой кодовой комбинации только один разряд занят единицей, а все остальные – нулевые. Таблица истинности для дешифратора, предназначенного для распознавания четырехразрядного двоичного кода представлена табл. 2.1

Таблица 2. 1

Из таблицы 1 видно, что в зависимости от входного двоичного кода на выходе дешифратора в возбужденном состоянии находится только один из его выходов. Из этой же таблицы следует, что двоичный дешифратор на n входов должен иметь 2 n выходов, соответствующих числу кодовых комбинаций n-разрядного двоичного кода. Такой дешифратор называется полным , в отличие от неполного , у которого часть входных кодовых комбинаций не используется, а число выходов у которого меньше2 n .

В основном поле условного обозначения дешифраторов (Рис.2.5) проставляются буквы DC (от английского слова Decoder). Входы дешифратора принято обозначать их двоичными весами. Кроме информационных входов дешифратор имеет обычно один или более входов разрешения работы, обозначаемых как Е (Enable). При наличии разрешающего сигнала на этом входе дешифратор работает в соответствии с таблицей истинности, при его отсутствии все выходы дешифратора пассивны.

Функционирование дешифратора описывается системой булевых выражений:

С
хемотехническое решение дешифраторов представлено на рис.2.6.

Как видно из рис. 2.6., дешифратор состоит из 2n инверторов входного кода, образующих прямые и инверсные значения переменных входного кода, двух инверторов на входе разрешения и 2 n -1 конъюнкторов, образующих выходы схемы. Малоразрядность серийных дешифраторов ставит вопрос и наращивании их разряд-ности. Из малоразрядных дешифраторов можно построить схему, эквивалентную дешифратору большой разрядности. С этой целью входное слово делится на поля, при этом разрядность поля младших разрядов соответствует разрядности имеющихся дешифраторов. Оставшееся поле старших разрядов служит для получения сигнала разрешения работы одного из дешифраторов, декодирующих поле младших разрядов.

В
качестве примера на рис. 2.7 приведена схема дешифрации пятиразрядного кода с помощью дешифраторов «3-8» и «2-4». Для получения нужных 32 выходов составляется столбец второго яруса из четырех дешифраторов «3-8»DC1-DC4. Дешифратор «2-4» принимает два старших разряда входного кода. Возбужденный выход этого дешифратора открывает по входу разрешения один из дешифраторов столбца и выбранный дешифратор декодирует младшие разряды входного слова. Каждому входному слову соответствует возбуждение одного из выходов F 0 -F 31 . Например, при дешифрации слова х 4 х 3 х 2 х 1 х 0 =11001 2 =25 10 на входе дешифратора первого яруса имеется код 11, возбуждающий его выход номер три (помечен крестиком), что разрешает работу дешифратора DC4. На входе DC4 действует код 001, поэтому будет возбужден его первый выход, т.е. 25 выход схемы. Общее разрешение или запрещение работы схемы осуществляется по входу Е дешифратора первого яруса.

Наряду с применением дешифраторов по своему прямому назначению они могут использоваться для реализации произвольных логических функций, поскольку на выходах дешифратора вырабатываются все конъюктивные термы, которые можно составить из данного числа аргументов. Логическая функция в СДНФ есть дизъюнкция некоторого числа таких термов. Объединяя их по схеме ИЛИ, можно получить любую функцию данного числа аргументов.

На рис.2.8 в качестве примера показана аппаратная реализация функции сумматора по модулю два.

Одними из очень важных элементов цифровой техники, а особенно в компьютерах и системах управления являются шифраторы и дешифраторы.

Когда мы слышим слово шифратор или дешифратор, то в голову приходят фразы из шпионских фильмов. Что-то вроде: расшифруйте депешу и зашифруйте ответ.

В этом нет ничего неправильного, так как в шифровальных машинах наших и зарубежных резидентур используются шифраторы и дешифраторы.

Шифраторы.

Таким образом, шифратор (кодер), это электронное устройство, в данном случае микросхема, которая преобразует код одной системы счисления в код другой системы. Наибольшее распространение в электронике получили шифраторы, преобразующие позиционный десятичный код, в параллельный двоичный. Вот так шифратор может обозначаться на принципиальной схеме.

К примеру, представим, что мы держим в руках обыкновенный калькулятор, которым сейчас пользуется любой школьник.

Поскольку все действия в калькуляторе выполняются с двоичными числами (вспомним основы цифровой электроники), то после клавиатуры стоит шифратор, который преобразует вводимые числа в двоичную форму.

Все кнопки калькулятора соединяются с общим проводом и, нажав, к примеру, кнопку 5 на входе шифратора, мы тут же получим двоичную форму данного числа на его выходе.

Конечно же, шифратор калькулятора имеет большее число входов, так как помимо цифр в него нужно ввести ещё какие-то символы арифметических действий, поэтому с выходов шифратора снимаются не только числа в двоичной форме, но и команды.

Если рассмотреть внутреннюю структуру шифратора, то несложно убедиться, что он выполнен на простейших базовых логических элементах .

Во всех устройствах управления, которые работают на двоичной логике, но для удобства оператора имеют десятичную клавиатуру, используются шифраторы.

Дешифраторы.

Дешифраторы относятся к той же группе, только работают с точностью до наоборот. Они преобразуют параллельный двоичный код в позиционный десятичный. Условное графическое обозначение на схеме может быть таким.

Или таким.

Если говорить о дешифраторах более полно, то стоит сказать, что они могут преобразовывать двоичный код в разные системы счисления (десятичную, шестнадцатиричную и пр.). Всё зависит от конкретной цели и назначения микросхемы.

Простейший пример . Вы не раз видели цифровой семисегментный индикатор, например, светодиодный. На нём отображаются десятичные цифры и числа к которым мы привыкли с детства (1, 2, 3, 4...). Но, как известно, цифровая электроника работает с двоичными числами, которые представляют комбинацию 0 и 1. Что же преобразовало двоичный код в десятичный и подало результат на цифровой семисегментный индикатор? Наверное, вы уже догадались, что это сделал дешифратор.

Работу дешифратора можно оценить вживую, если собрать несложную схему, которая состоит из микросхемы-дешифратора К176ИД2 и светодиодного семисегментного индикатора, который ещё называют «восьмёркой». Взгляните на схему, по ней легче разобраться, как работает дешифратор. Для быстрой сборки схемы можно использовать беспаечную макетную плату .

Для справки. Микросхема К176ИД2 разрабатывалась для управления 7-ми сегментным светодиодным индикатором. Эта микросхема способна преобразовать двоичный код от 0000 до 1001 , что соответствует десятичным цифрам от 0 до 9 (одна декада). Остальные, более старшие комбинации просто не отображаются. Выводы C, S, K являются вспомогательными.

У микросхемы К176ИД2 есть четыре входа (1, 2, 4, 8). Их ещё иногда обозначают D0 - D3 . На эти входы подаётся параллельный двоичный код (например, 0001). В данном случае, двоичный код имеет 4 разряда. Микросхема преобразует код так, что на выходах (a - g ) появляются сигналы, которые и формируют на семисегментном индикаторе десятичные цифры и числа, к которым мы привыкли. Так как дешифратор К176ИД2 способен отобразить десятичные цифры в интервале от 0 до 9, то на индикаторе мы увидим только их.

Ко входам дешифратора К176ИД2 подключены 4 тумблера (S1 - S4), с помощью которых на дешифратор можно подать параллельный двоичный код. Например, при замыкании тумблера S1 на 5 вывод микросхемы подаётся логическая единица. Если же разомкнуть контакты тумблера S1 - это будет соответствовать логическому нулю. С помощью тумблеров мы сможем вручную устанавливать на входах микросхемы логическую 1 или 0. Думаю, с этим всё понятно.

На схеме показано, как на входы дешифратора DD1 подан код 0101. На светодиодном индикаторе отобразится цифра 5. Если замкнуть только тумблер S4, то на индикаторе отобразится цифра 8. Чтобы записать число от 0 до 9 в двоичном коде достаточно четырёх разрядов: a 3 * 8 + a 2 * 4 + a 1 * 2 + a 0 * 1 , где a 0 - a 3 , - это цифры из системы счисления (0 или 1).

Представим число 0101 в десятичном виде 0101 = 0*8 + 1*4 + 0*2 + 1*1 = 4 + 1 = 5 . Теперь взглянем на схему и увидим, что вес разряда соответствует цифре, на которую умножается 0 или 1 в формуле.

Дешифратор на базе технологии ТТЛ - К155ИД1 использовался в своё время для управления газоразрядным цифровым индикатором типа ИН8, ИН12, которые были очень востребованы в 70-е годы, так как светодиодные низковольтные индикаторы ещё были очень большой редкостью.

Всё изменилось в 80-е годы. Можно было свободно приобрести семисегментные светодиодные матрицы (индикаторы) и среди радиолюбителей прокатился бум сборки электронных часов. Самодельные электронные часы не собрал для дома только ленивый.

Как отмечалось в параграфе 3.2, цифровые устройства делятся на комбинационные и последовательностные. К комбинационным относятся такие цифровые устройства, выходные сигналы которых зависят только от текущего значения входных сигналов. Эти устройства, в отличие от последовательностных, не обладают памятью. После завершения переходных процессов в этих устройствах на их выходах устанавливаются выходные величины, на которые характер переходных процессов влияния не оказывает.

Любое сложное цифровое устройство может быть разделено на комбинационную часть, выполняющую логические операции, и элементы памяти. В принципе комбинационная часть может быть выполнена на логических элементах, однако это слишком сложно и дорого. Гораздо проще для этого использовать готовые комбинационные устройства. К основным комбинационным устройствам относят дешифраторы, шифраторы, мультиплексоры (распределители), демультиплексоры и сумматоры.

Дешифраторы

Дешифратор (decoder ) – это комбинационное устройство, позволяющее распознавать числа, представленные позиционным п-разрядным кодом. Если на входе дешифратора "-разрядный двоичный код, то на его выходе код "1 из Ν". В кодовой комбинации этого кода только одна позиция занята единицей, а все остальные – нулевые. Например, код "1 из Ν", содержащий 4 кодовые комбинации, будет представлен следующим образом:

Такой код называют унитарным, поэтому дешифратор является преобразователем позиционного двоичного кода в унитарный. Так как возможное количество чисел, закодированных n-разрядным двоичным кодом, равно количеству наборов из и аргументов (N = 2”), то дешифратор, имеющий n входов, должен иметь 2n выходов. Такой дешифратор называют полным. Если часть входных наборов не используется, то дешифратор называют неполным, и у него число выходов меньше 2n. Таким образом, в зависимости от входного двоичного кода на выходе дешифратора возбуждается только одна из выходных цепей, по номеру которой можно распознать входное число.

Дешифраторы применяют для расшифровки адресов ячеек запоминающих устройств, высвечивания букв и цифр на мониторах, индикаторах и других устройствах. Чаще всего они являются встроенными в БИС, как, например, в полупроводниковых запоминающих устройствах, однако они выпускаются и в виде ИС среднего уровня интеграции.

Проиллюстрируем реализацию дешифраторов на примере полного дешифратора трехразрядных чисел. Таблица истинности дешифратора представлена в табл. 3.5.

Таблица 3.5

	x 3	x 2	x 1	y 0	y 1	y 2	y 3	y 4	y 5	y 6	y 7

Как видно, каждый выход x i равен единице только на одном наборе, поэтому работа дешифратора описывается восемью функциями – по числу выходов дешифратора, каждая из которых является конъюнкцией (логическим И) трех аргументов:

Схема трехразрядного полного дешифратора показана на рис. 3.12. Для реализации одной функции y i, нужен один трехвходовый конъюнктор. Так как на входах конъюнкторов присутствуют как прямые значения аргументов, так и инверсные, в схеме дешифратора необходимы три инвертора (см. рис. 3.12, а).

Рис. 3.12.

а – логическая схема; б – условное обозначение дешифратора с входами синхронизации и разрешения

Часто дешифраторы выполняют с управляемой синхронизацией, при которой дешифрация кода будет произведена во время подачи синхронизирующего импульса, поступившего на вход С, лишь при условии, что на вход EN подан разрешающий единичный сигнал (см. рис. 3.12, б). Для реализации такого условия необходимы конъюнкторы с четырьмя входами, на четвертый вход которых поступает сигнал разрешения. Этот сигнал формируется двухвходовым конъюнктором при совпадении сигналов С и EN.

Число контактов у стандартного корпуса несложной ИС ограничено (14, 16 или 24), поэтому дешифраторы, выпускаемые в виде ИС, имеют небольшую разрядность входного кода (три, реже четыре). Так, например, в 16-контактном корпусе может быть помещен лишь трехразрядный полный дешифратор. Если требуется создать дешифратор большей разрядности, используют каскадное соединение дешифраторов небольшой разрядности.

Пример 3.1. Пусть на основе трехразрядных дешифраторов необходимо создать пятиразрядный (рис. 3.13).

Рис. 3.13.

Решение. Пятиразрядный дешифратор должен иметь 25 = 32 выходов. Разделим пять разрядов на младшие x 2, x 1, x 0 и старшие x 4, х 3. Тогда младшие можно подать на входы четырех 3-разрядных дешифраторов второго каскада и сформировать 8 4 = 32 выхода. Используя входы разрешения ΕΝ, можно выбирать один из четырех дешифраторов второго каскада, на котором должен сформироваться единичный сигнал. Для этого старшие два разряда подадим на входы управляющего дешифратора первого каскада, а его выходы подключим к входам разрешения ΕΝ дешифраторов первого каскада.

Пусть, например, входной код равен 11011 = 2710. Так как старшие разряды – "11", то управляющий дешифратор разрешит работу 4-го дешифратора второго каскада. При этом на выходах первых трех дешифраторов будут нули, а на выходе "3" четвертого дешифратора, т.е. F 27 будет логическая единица.

Дешифраторы широко применяются в системах управления технологическими процессами. Многие исполнительные устройства, такие, как электродвигатель, исполнительный механизм на основе электромагнита, могут управляться всего двумя командами: "включить" и "выключить". При этом команде "включить" удобно сопоставить логическую "1", а команде "выключить" – логический "1". Для управления такими устройствами используют унитарные коды, в которых каждый разряд жестко связан с конкретным устройством. Количество управляемых устройств может составлять несколько десятков, и дешифратор должен иметь соответствующее число выходов.

На рис. 3.14 показана схема управления восемью исполнительными устройствами на основе дешифратора. Схема содержит восемь аналогичных цепей, обеспечивающих включение/отключение исполнительного устройства. Состояние исполнительного устройства фиксируется элементом памяти, в качестве которого чаще всего используется триггер (см. параграф 3.9). Верхний вход обеспечивает включение элемента, а нижний – выключение. Сигнал, определяющий включенное или выключенное состояние, поступает на соответствующие схемы И (верхние или нижние) всех элементов памяти, но воспринимается этот сигнал только тем элементом, который выбирается дешифратором. Для этого на схему управления вместе с сигналами ВКЛ/ВЫКЛ одновременно подается код, поступающий на дешифратор и определяющий номер исполнительного устройства. Сигнал с выхода элемента памяти усиливается и поступает в цепь включения исполнительного устройства. Здесь возможна установка оптронной гальванической развязки (см. параграф 2.10), электромагнитного реле, обеспечивающего подачу высокого включающего напряжения, например = 220 В, электромагнитного пускателя, подающего трехфазное напряжение на электродвигатель.

Рис. 3.14.

Шифраторы

Шифратор (coder) – это комбинационное устройство, выполняющее функции, обратные дешифратору. При подаче сигнала на один из его входов (унитарный код) на выходе должен образоваться соответствующий двоичный код.

Если число входов шифратора равно 2n, то число выходов, очевидно, должно быть равным п, т.е. числу разрядов двоичного кода, которым можно закодировать 2” ситуаций.

Проиллюстрируем синтез схемы шифратора при п = 3. Таблица истинности имеет вид, приведенный в табл. 3.6.

Таблица 3.6

х				х
	y 3	y 2	y 1		y 3	y 2	y 1

Работа шифратора описывается тремя функциями у 3, у 2, y 1, каждая из которых равна единице на четырех наборах (номер набора соответствует номеру входа). СовДНФ функций выхода равны:

Три функции реализуются тремя дизъюнкторами (рис. 3.15), на выходах которых формируется трехразрядный двоичный код.

Рис. 3.15.

При этом аргумент x 0 не входит ни в одну из логических функций и шина x 0 остается незадействованной. Действительно, входному сигналу х0 должен соответствовать код "000", который все равно будет на выходе шифратора, если все остальные аргументы равны нулю.

Кроме обычных шифраторов существуют также приоритетные шифраторы. Такие шифраторы выполняют более сложную операцию. При работе ЭВМ и других устройств часто решается задача определения приоритетного претендента на обслуживание. Несколько конкурентов выставляют свои запросы на обслуживание, которые не могут быть удовлетворены одновременно. Нужно выбрать, кому предоставляется право первоочередного обслуживания. Простейший вариант задачи – присвоение каждому источнику запросов фиксированного приоритета. Например, группа из восьми запросов R 7, ..., R 0 (R – от англ. request – запрос) формируется гак, что высший приоритет имеет источник номер семь, а далее приоритет уменьшается от номера к номеру. Самый младший приоритет у пулевого источника – он будет обслуживаться только при отсутствии всех других запросов. Если имеются одновременно несколько запросов, обслуживается запрос с наибольшим номером.

Приоритетный шифратор вырабатывает на выходе двоичный номер старшего запроса. При наличии всего одного возбужденного входа приоритетный шифратор работает так же, как и двоичный. Поэтому в сериях ИС двоичный шифратор как самостоятельный элемент может отсутствовать. Режим его работы – частный случай работы приоритетного шифратора.